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    2.
    发明专利
    未知

    公开(公告)号：FR2915641B1

    公开(公告)日：2009-08-07

    申请号：FR0754793

    申请日：2007-04-30

    Applicant: ST MICROELECTRONICS SA ,  CENTRE NAT RECH SCIENT

    Inventor： CHAVET CYRILLE ,  URARD PASCAL ,  COUSSY PHILIPPE ,  MARTIN ERIC

    IPC: H03M13/27 ,  H04L1/00

    Abstract: The method involves shunting of data in a parallel manner towards memorization units by a data assignment matrix in a memory, and elaborating the matrix in a manner to shunt the matrix in the memory by utilizing systematization processing units for taking the data in an identical manner on a set of simultaneously parallel shunting data. The matrix is elaborated by successive stages, which affects the data with memory locations in a manner to avoid access conflicts in the memory. An independent claim is also included for a device for interlacing data of a set of a data processing modules arranged in parallel to another set of processing modules.

    PROCEDE ET DISPOSITIF D'ENCODAGE DE SYMBOLES AVEC UN CODE DU TYPE A CONTROLE DE PARITE ET PROCEDE ET DISPOSITIF CORRESPONDANTS DE DECODAGE
    3.
    发明专利
    PROCEDE ET DISPOSITIF D'ENCODAGE DE SYMBOLES AVEC UN CODE DU TYPE A CONTROLE DE PARITE ET PROCEDE ET DISPOSITIF CORRESPONDANTS DE DECODAGE 未知

    公开(公告)号：FR2920929A1

    公开(公告)日：2009-03-13

    申请号：FR0757457

    申请日：2007-09-10

    Applicant: ST MICROELECTRONICS SA ,  CENTRE NAT RECH SCIENT

    Inventor： VOICILA ADRIAN ,  DECLERCQ DAVID ,  FOSSORIER MARC ,  VERDIER FRANCOIS ,  URARD PASCAL

    IPC: H03M13/11 ,  H04L27/34

    Abstract: On encode un jeu de K symboles initiaux avec un code du type à contrôle de parité. Les K symboles initiaux appartiennent à un corps de Galois d'ordre q strictement supérieur à 2. On définit le code par des caractéristiques de code représentables par un graphe (GRH) comportant N-K premiers noeuds (NCi), chaque noeud satisfaisant une équation de contrôle de parité définie sur le corps de Galois d'ordre q, N paquets de noeuds intermédiaires (NIT;) et NI deuxièmes noeuds(NSSi), chaque noeud intermédiaire étant relié à un seul premier noeud et à plusieurs deuxièmes noeuds par l'intermédiaire d'un schéma de liaisons. On encode le jeu de K symboles initiaux en utilisant lesdites caractéristiques de code et on obtient un jeu de N symboles encodés respectivement subdivisés en NI sous-symboles appartenant respectivement à des ensembles mathématiques dont les ordres sont inférieurs à q, selon un schéma de subdivision représentatif du schéma de liaisons (II).

    PROCEDE ET DISPOSITIF D'ENCODAGE DE SYMBOLES AVEC UN CODE DU TYPE A CONTROLE DE PARITE ET PROCEDE ET DISPOSITIF CORRESPONDANTS DE DECODAGE
    7.
    发明专利
    PROCEDE ET DISPOSITIF D'ENCODAGE DE SYMBOLES AVEC UN CODE DU TYPE A CONTROLE DE PARITE ET PROCEDE ET DISPOSITIF CORRESPONDANTS DE DECODAGE 未知

    公开(公告)号：CA2696834A1

    公开(公告)日：2009-04-09

    申请号：CA2696834

    申请日：2008-09-02

    Applicant: CENTRE NAT RECH SCIENT ,  ST MICROELECTRONICS SA

    Inventor： VOICILA ADRIAN ,  DECLERCQ DAVID ,  FOSSORIER MARC ,  VERDIER FRANCOIS ,  URARD PASCAL

    IPC: H03M13/11

    Abstract: On encode un jeu de K symboles initiaux avec un code du type à contrôle de parité. Les K symboles initiaux appartiennent à un corps de Galo is d' ordre q strictement supérieur à 2. On définit le code par des caractéristiques de code représentables par un graphe (GRH) comportant N-K premiers nuds (NCi), chaque noeud satisfaisant une équation de contrôle de parité définie sur le corps de Galois d' ordre q, N paquets de nuds intermédiaires (NITi) et NI deuxièmes nuds(NSSi), chaque nud intermédiaire étant relié à un seul premier nud et à plusieurs deuxièmes nuds par l' intermédiaire d'un schéma de liaisons. On encode le jeu de K symboles initiaux en utilisant lesdites caractéristiques de code et on obtient un jeu de N symboles encodés respectivement subdivisés en NI sous-symboles appartenant respectivement à des ensembles mathématiques dont les ordres sont inférieurs à q, selon un schéma de subdivision représentatif du schéma de liaisons (II).

    8.
    发明专利
    未知

    公开(公告)号：FR2900294B1

    公开(公告)日：2008-07-04

    申请号：FR0603456

    申请日：2006-04-19

    Applicant: ST MICROELECTRONICS SA

    Inventor： PAUMIER LAURENT ,  URARD PASCAL

    IPC: H03M13/41 ,  G06F12/00

    Abstract: The method involves forming types of binary word streams corresponding to a set of information log-likelihood ratios and a set of parity log-likelihood ratios using a serial/parallel conversion module (71) and a column-line interlacing device, where the device comprises first-in first-out buffer memories (72a, 72b) with two fastened dimensions. Memory accesses in page mode are carried out for writing the binary word streams in respective zones of an input/channel memory (41), using a memory access controlling module (73). Independent claims are also included for the following: (1) an input memory loading device comprising a memory access controlling module (2) a low density parity check decoder comprising an input memory loading device (3) an apparatus e.g. set top box, comprising a low density parity check decoder.

    PROCEDE ET DISPOSITIF DE DECODAGE DE BLOCS ENCODES AVEC UN CODE LDPC
    9.
    发明专利
    PROCEDE ET DISPOSITIF DE DECODAGE DE BLOCS ENCODES AVEC UN CODE LDPC 未知

    公开(公告)号：FR2905209A1

    公开(公告)日：2008-02-29

    申请号：FR0607489

    申请日：2006-08-24

    Applicant: ST MICROELECTRONICS SA

    Inventor： HEINRICH VINCENT ,  URARD PASCAL

    IPC: H03M13/11 ,  H04N7/26

    Abstract: On stocke temporairement et successivement les blocs dans des moyens de mémoire d'entrée avant de les décoder successivement de façon itérative. Les moyens de mémoire d'entrée ont une taille mémoire permettant le stockage de plus de deux blocs. On définit une indication courante NMAX représentative d'un nombre maximum autorisé d'itérations pour le décodage d'un bloc courant, on initialise ladite indication courante NMAX à un nombre d'itérations de référence NREF augmenté d'un nombre supplémentaire d'itérations EXTRA dépendant de la taille-mémoire supplémentaire des moyens de mémoire d'entrée permettant le surplus de stockage au-delà de deux blocs, on décode le bloc courant BLCi jusqu'à la satisfaction d'un critère de décodage ou tant que le nombre d'itérations CNT n'a pas atteint ladite indication courante NMAX tandis qu'on stocke le premier bloc suivant BLCi+1 et éventuellement une partie du deuxième bloc suivant BLCi+2 dans les moyens de mémoire d'entrée, puis on met à jour ladite indication courante pour le décodage du premier bloc suivant en fonction du nombre d'itérations effectuées pour le décodage dudit bloc courant.

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