-
公开(公告)号：FR3003996A1
公开(公告)日：2014-10-03
申请号：FR1352849
申请日：2013-03-28
Inventor： CLERC SYLVAIN , ABOUZEID FADY , GIRAUD BASTIEN , NOEL JEAN-PHILIPPE , ROCHE PHILIPPE , THONNART YVAIN
IPC: H01L21/00 , G06F1/04 , H03K5/19 , H03K19/003 , H03K19/08
Abstract: Procédé de commande d'un circuit intégré, comportant : -la fourniture (100) d'un circuit intégré comprenant : • une pluralité de cellules logiques, incluant chacune des premier et second transistors à effet de champ ; • une cellule d'arbre d'horloge, incluant des troisième et quatrième transistors à effet de champ ; -l'application (102) de première et seconde différences de potentiel électrique de grille arrière sur les, respectivement, premier et second transistors de mêmes cellules logiques ; -l'application (104) d'une troisième différence de potentiel électrique de grille arrière sur le troisième transistor, présentant une valeur supérieure à la première différence de potentiel appliquée au même moment, ou -l'application d'une quatrième différence de potentiel électrique de grille arrière sur le quatrième transistor, présentant une valeur supérieure à la seconde différence de potentiel appliquée au même moment.
-
公开(公告)号：FR3000296A1
公开(公告)日：2014-06-27
申请号：FR1262812
申请日：2012-12-26
Inventor： THONNART YVAIN , GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE
IPC: H01L27/088
Abstract: L'invention concerne un circuit intégré, comprenant -un bloc comportant comportant : • un premier (38) et un second (40) caissons semi-conducteurs de dopages opposés ; • des cellules standard (42, 43), placées les unes à côté des autres, chaque cellule standard (42) comportant des premiers transistors (60, 62);une cellule d'arbre d'horloge (30), entourée par les cellules standard, la cellule d'arbre d'horloge (30) comportant : - un troisième caisson semi-conducteur (104), présentant un dopage de même type que le dopage du premier caisson (38) ; - des seconds transistors (100, 102); - une bande semi-conductrice (106), s'étendant continûment autour du troisième caisson (104) et présentant un dopage de type opposé au dopage du troisième caisson, pour isoler électriquement le troisième caisson (104) du premier caisson (38).
-
公开(公告)号：FR3000295A1
公开(公告)日：2014-06-27
申请号：FR1262811
申请日：2012-12-26
Inventor： GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE , THONNART YVAIN
IPC: H01L27/088
Abstract: L'invention concerne un circuit intégré comprenant : • un premier caisson (60) semi-conducteur ; • une pluralité de cellules standard (66), chaque cellule standard comportant un premier transistor à effet de champ de technologie FDSOI comprenant un premier plan de masse semi-conducteur, situé immédiatement sur le premier caisson ;ne cellule d'arbre d'horloge (30), contiguë à des cellules standard, la cellule d'arbre d'horloge comportant un second transistor à effet de champ de technologie FDSOI lequel comporte un second plan de masse semi-conducteur situé immédiatement sur le premier caisson (60), de manière à former une jonction p-n avec ce premier caisson. Le circuit intégré comporte un réseau d'alimentation (51) électrique apte à appliquer des polarisations électriques distinctes directement sur les premier et second plans de masse.
-
公开(公告)号：FR2976114A1
公开(公告)日：2012-12-07
申请号：FR1154833
申请日：2011-06-01
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： CLERC SYLVAIN , CAMUS LUDOVIC , JACQUET FRANCOIS
IPC: G11C11/401 , G11C8/16 , G11C11/41
Abstract: L'invention concerne une mémoire vive double port comprenant au moins une cellule mémoire élémentaire associée à deux paires de lignes de bits (BLTa/BLFa, BLTb/BLFb) et à deux lignes de mots (WLa, WLb), caractérisée en ce qu'elle comprend des moyens de connexion (34, 36) de premières lignes de chaque paire entre elles et de deuxièmes lignes de chaque paire entre elles lors d'étapes de lecture et d'écriture simultanées dans ladite cellule élémentaire.
-
公开(公告)号：FR3000296B1
公开(公告)日：2015-02-27
申请号：FR1262812
申请日：2012-12-26
Inventor： THONNART YVAIN , GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE
IPC: H01L27/088
-
Patent Agency Ranking
公开(公告)号：FR2956516B1
公开(公告)日：2012-12-07
申请号：FR1051043
申请日：2010-02-15
Inventor： ABOUZEID FADY , CLERC SYLVAIN
IPC: G11C11/412 , H01L29/786
-
公开(公告)号：FR3003996B1
公开(公告)日：2015-04-24
申请号：FR1352849
申请日：2013-03-28
Inventor： CLERC SYLVAIN , ABOUZEID FADY , GIRAUD BASTIEN , NOEL JEAN-PHILIPPE , ROCHE PHILIPPE , THONNART YVAIN
IPC: H01L21/00 , G06F1/04 , H03K5/19 , H03K19/003 , H03K19/08
-
公开(公告)号：FR2965662A1
公开(公告)日：2012-04-06
申请号：FR1057945
申请日：2010-09-30
Inventor： ABOUZEID FADY , CLERC SYLVAIN , ROCHE PHILIPPE
IPC: H01L27/105
Abstract: L'invention concerne un circuit d'aide à la lecture disposé pour renforcer la différence de tension entre une paire de lignes de bit complémentaires (BL, ) d'un dispositif mémoire pendant une opération de lecture. Ce circuit d'aide à la lecture comprend un premier transistor (302A, 302B) commandé par le niveau de tension de la première ligne de bit de la paire pour coupler la seconde ligne de bit de la paire à une première tension d'alimentation (VDD) ; et un deuxième transistor (312A, 312B) commandé par le niveau de tension sur la seconde ligne de bit pour coupler la première ligne de bit à une seconde tension d'alimentation (GND).
-
公开(公告)号：FR2956516A1
公开(公告)日：2011-08-19
申请号：FR1051043
申请日：2010-02-15
Inventor： ABOUZEID FADY , CLERC SYLVAIN
IPC: G11C11/412 , H01L29/786
Abstract: L'invention concerne un dispositif et un procédé de commande d'un dispositif mémoire de type SRAM, comprenant : un circuit bistable et deux circuits de commutation reliant respectivement deux bornes d'accès du circuit bistable à deux lignes de bits complémentaires, chaque circuit de commutation comportant : un premier interrupteur (40G, 40D), un deuxième interrupteur (44G, 44D) en série entre une des lignes de bits et une desdites bornes d'accès, et un troisième interrupteur (46G, 46D) entre le point milieu de ladite association en série et une borne d'application d'un potentiel de référence, une borne de commande du troisième interrupteur étant reliée à l'autre desdites bornes d'accès.
-
公开(公告)号：FR3000295B1
公开(公告)日：2015-02-27
申请号：FR1262811
申请日：2012-12-26
Inventor： GIRAUD BASTIEN , ABOUZEID FADY , CLERC SYLVAIN , NOEL JEAN-PHILIPPE , THONNART YVAIN
IPC: H01L27/088
-
-
-
-
-
-
-
-
-
Search Results
36
records
(took 0.032 seconds)
