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    Procédé de correction d'un bit dans une chaîne de bits
    4.
    发明授权
    Procédé de correction d'un bit dans une chaîne de bits 有权
    这个问题正在改变中

    公开(公告)号：EP1109321B9

    公开(公告)日：2009-11-18

    申请号：EP00125557.9

    申请日：2000-11-22

    Applicant: STMicroelectronics SA

    Inventor： La Rosa, Francesco

    IPC: H03M13/19 ,  G06F11/10 ,  G11C29/00

    CPC classification number: G06F11/1008 ,  G06F11/1032 ,  G06F2201/81 ,  H03M13/19

    Abstract: The error correction procedure corrects an error in bit b2 in a sequence of bits b0 - b8. A parity bit (b8) is calculated from the other bits b1 - b7 at an instant where the erroneous bit (b2) was valid, and a second parity bit (b9) calculated from all the bits except the erroneous bit, to replace the erroneous bit.

    Abstract translation: 纠错过程纠正b0-b8位序列中的位b2错误。 在错误比特（b2）有效的瞬间从其他比特b1-b7和从除了错误比特以外的所有比特计算出的第二奇偶校验比特（b9）计算奇偶校验位（b8）以代替错误 位。

    Mémoire non volatile à effacement partiel
    5.
    发明公开
    Mémoire non volatile à effacement partiel 有权
    NichtflüchtigerSpeicher mit partiellerLöschung

    公开(公告)号：EP1988549A1

    公开(公告)日：2008-11-05

    申请号：EP08007686.2

    申请日：2008-04-21

    Applicant: STMICROELECTRONICS SA ,  STMicroelectronics S.r.l.

    Inventor： La Rosa, Francesco ,  Conte, Antonino

    IPC: G11C16/22

    CPC classification number: G11C16/225 ,  G11C16/102

    Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire non volatile (MA, XA) comprenant des cellules mémoire devant être effacées avant d'être écrites, caractérisé en ce qu'il comprend un cycle d'écriture-effacement (32-44) comportant une étape (32) d'effacement partiel d'au moins une première cellule mémoire, et une étape (40) d'écriture d'une donnée dans au moins une seconde cellule mémoire, l'étape d'effacement partiel étant telle que plusieurs étapes d'écriture dans des secondes cellules mémoire sont nécessaires pour effacer complètement la première cellule mémoire. Application notamment aux mémoires Flash.

    Abstract translation: 该方法涉及在主或辅助存储器区域中的源位置读取初始数据组件，以及将数据插入到组件中以获得更新的数据组件。 部分地擦除由不可用扇区形成的一组辅助位置和由擦除地址映射表形成的一组目标位置。 更新的组件和目标位置地址被写入由当前扇区形成的另一组辅助位置的擦除的辅助位置，使得前一组辅助和目标位置的位置被完全擦除。 还包括用于包括主存储区的非易失性存储器的独立权利要求。

    Mémoire EEPROM ayant une résistance contre le claquage de transistors améliorée
    7.
    发明公开
    Mémoire EEPROM ayant une résistance contre le claquage de transistors améliorée 有权
    EEPROM-Speicher mit verbicultem Widerstand gegen Transistordurchbruch

    公开(公告)号：EP1863035A1

    公开(公告)日：2007-12-05

    申请号：EP07007584.1

    申请日：2007-04-13

    Applicant: STMICROELECTRONICS SA

    Inventor： La Rosa, Francesco

    IPC: G11C16/10

    CPC classification number: G11C16/0433 ,  H01L27/115

    Abstract: L'invention concerne un procédé de programmation ou d'effacement de cellules mémoire (10) comprenant chacune un transistor de sélection (ST) connecté à un transistor à grille flottante (FGT). Selon l'invention, le procédé comprend les étapes consistant à appliquer une tension de compensation (Vc) non nulle à la grille d'un transistor ne participant pas au processus de programmation ou d'effacement, de manière à augmenter un seuil de claquage du transistor, et appliquer une tension d'inhibition (#Vc) à la grille ou à une borne d'au moins un transistor à grille flottante (FGT) connecté au transistor ayant son seuil de claquage augmenté, pour inhiber un phénomène de programmation douce ou d'effacement doux du transistor à grille flottante.

    Abstract translation: 该方法包括在被编程或擦除之前同时将高编程或擦除电压（Vpp2）施加到存储器单元以及不参与编程或擦除处理的MOS晶体管的端子。 非零补偿电压（Vc）被施加到不参与编程或擦除处理的晶体管的栅极。 禁止电压（hashVc）被施加到连接到MOS晶体管的浮栅晶体管的栅极或源极。

    Procédé de lecture de cellules mémoire programmables et effacables électriquement, à précharge anticipée de lignes de bit
    8.
    发明公开
    Procédé de lecture de cellules mémoire programmables et effacables électriquement, à précharge anticipée de lignes de bit 审中-公开
    一种用于读取电可编程和可擦除的存储器单元与预期的基因组梅内姆的预充电位线方法

    公开(公告)号：EP1630814A1

    公开(公告)日：2006-03-01

    申请号：EP05358010.6

    申请日：2005-08-23

    Applicant: STMicroelectronics SA

    Inventor： La Rosa, Francesco ,  Giovinazzi, Thierry

    IPC: G11C7/12 ,  G11C7/10

    CPC classification number: G11C7/12 ,  G11C7/1036

    Abstract: L'invention concerne un procédé de lecture de cellules mémoire (CELi,j,k) au moyen d'amplificateurs de lecture (SAi), les cellules mémoire étant reliées à des lignes de bit (BLi,j), la lecture de chaque cellule mémoire comprenant une phase de précharge de la ligne de bit à laquelle la cellule mémoire est reliée et une phase de lecture proprement dite de la cellule mémoire. Selon l'invention, chaque amplificateur de lecture (SAi) est utilisé pour précharger au moins deux lignes de bit, puis pour lire une cellule mémoire et une seule dans l'une des lignes de bit préchargées. Application notamment aux mémoires série, pour la précharge anticipée de lignes de bit ayant la même adresse partielle, pendant la réception d'une adresse de lecture.

    Abstract translation: 该方法包括预充电两个位线（BLi上，j）至所连接的存储器单元（侧立，J，K），通过读出放大器（SAI）。 在一个预充电位线只有一个存储单元读取一个放大器的帮助。 列译码器，用于在预充电阶段将每个读出放大器与位线，以及用于读出相位期间每个放大器连接到仅一个位线。 因此独立claimsoft包括用于顺序存取存储器，包括存储单元。

    Mémoire EEPROM protégée contre les effets d'un claquage de transistor d'accès
    9.
    发明公开
    Mémoire EEPROM protégée contre les effets d'un claquage de transistor d'accès 有权
    对访问晶体管的击穿保护的EEPROM存储器

    公开(公告)号：EP1278199A3

    公开(公告)日：2005-03-30

    申请号：EP02358013.7

    申请日：2002-06-25

    Applicant: STMicroelectronics SA

    Inventor： Tailliet, François ,  La Rosa, Francesco

    IPC: G11C16/04 ,  G11C16/10 ,  G11C16/08

    CPC classification number: G11C16/10 ,  G11C16/0433 ,  G11C16/08

    Abstract: La présente invention concerne une mémoire effaçable et programmable électriquement comprenant au moins une ligne de mot comprenant une pluralité de mots (W i,k ), chaque mot comprenant plusieurs cellules mémoire (CE i,j ) et un transistor de contrôle de grille (CGT k ), chaque cellule mémoire comprenant un transistor à grille flottante (FGT) et un transistor d'accès (AT), un décodeur de ligne (RDEC1) délivrant au moins un signal de sélection (V WL ) de la ligne de mot, et des premier moyens conducteurs (WLSL i ) pour amener le signal de sélection (V WL ) sur les grilles des transistors de contrôle de grille (CGT k ) de la ligne de mot. Selon l'invention, la mémoire comprend des seconds moyens conducteurs (ATL i ) pour amener le signal de sélection (V WL ) sur les grilles des transistors d'accès (AT) de la ligne de mot, et des moyens (A1, NA1, I1, /ERASE) pour empêcher l'application du signal de sélection (V WL ) sur les seconds moyens conducteurs pendant l'effacement d'un mot, et appliquer un signal électrique (V AT ) présentant une différence de potentiel faible ou nulle relativement à une borne (S) des transistors à grille flottante du mot à effacer.

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