公开(公告)号：EP1804250A1

公开(公告)日：2007-07-04

申请号：EP06292033.5

申请日：2006-12-22

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Jacquet, François

IPC: G11C11/419

CPC classification number: G11C11/413 ,  G11C7/12

Abstract: L'invention concerne un dispositif, ainsi qu'un procédé de mise en oeuvre correspondant, de stockage d'informations à mémoires SRAM, alimenté par une tension VDD et comprenant:
- une matrice de cellules de base organisées en colonnes de base, et
- au moins une colonne miroir de cellules miroir, susceptibles de simuler le comportement des cellules d'une colonne de base,
L'invention est caractérisée en ce que le dispositif comprend en outre :
- Des moyens d'émulation, dans une colonne miroir, de la cellule la plus contraignante d'une colonne de base,
- Des moyens de variation de la tension d'alimentation miroir (VDDMMOCK) de la colonne miroir, et
- Des moyens pour recopier la tension d'alimentation miroir dans la colonne de base émulée.

Abstract translation: 该装置具有变化单元变化对选定的用于存储信息的基本单元的基座柱的电源电压（VDDM）。 变化单元具有仿真单元，用于仿真，在镜子柱包括通过写基列包括所选择的基本单元设置有内部节点（BLTiMOCK，BLFiMOCK），限制性细胞的反射镜单元。 P沟道金属氧化物半导体允许以改变反射镜列的镜电源电压（VDDMMOCK）。 镜供给电压在基准列包括所选择的基本单元重新复制。 因此独立claimsoft包括用于实现信息存储装置的方法。

公开(公告)号：EP1607979A2

公开(公告)日：2005-12-21

申请号：EP05291195.5

申请日：2005-06-03

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Barasinski, Sébastien ,  Lasseuguette, Jean ,  Frey, Christophe ,  Fournel, Richard

IPC: G11C7/18 ,  G11C11/16 ,  G11C8/10

CPC classification number: G11C11/16

Abstract: L'invention concerne un dispositif de mémoire, comprenant au moins une ligne d'écriture segmentée (10) formée d'au moins un segment d'écriture, dotée de moyens de programmation (90), lesdits moyens de programmation (90) étant commandés par des moyens d'adressage de ligne (190) en mode écriture dudit dispositif de mémoire, pour programmer au moins une cellule mémoire (30) couplée à ladite ligne d'écriture segmentée, une ligne de bit de lecture (150) étant reliée à un circuit de lecture (110) pour lire le contenu de ladite cellule en mode lecture dudit dispositif de mémoire, caractérisé en ce que ladite ligne de bit de lecture coopère en mode écriture avec lesdits moyens d'adressage de ligne pour commander lesdits moyens de programmation de ladite ligne d'écriture segmentée.

Abstract translation: 存储器具有分段写入线（10），其中写入段具有编程单元（90）。 以写入模式由逻辑门（190）控制单元（90），以对耦合到线路（10）的存储单元（30）进行编程。 读取位线（150）连接到读取电路（110）以读取读取模式的单元的内容。 线（150）在写入模式下与门配合以控制单元（90）。 对于具有磁性随机存取存储器的集成电路，还包括独立权利要求。

公开(公告)号：EP1804250B1

公开(公告)日：2009-05-06

申请号：EP06292033.5

申请日：2006-12-22

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Jacquet, François ,  Barasinski, Sébastien

IPC: G11C11/419

CPC classification number: G11C11/413 ,  G11C7/12

公开(公告)号：EP1343208A1

公开(公告)日：2003-09-10

申请号：EP03290467.4

申请日：2003-02-27

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Gendrier, Philippe ,  Fournel, Richard

IPC: H01L29/788 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11558 ,  H01L29/66825 ,  H01L29/7883

Abstract: Le dispositif semiconducteur de mémoire comprend une cellule-mémoire non volatile programmable et effaçable électriquement à une seule couche de matériau de grille et comportant au sein d'une zone active semiconductrice ménagée dans une région de substrat et délimitée par une région d'isolation, un transistor à grille flottante ainsi qu'une grille de commande. La couche de matériau de grille FG, PL, P2 dans laquelle est réalisée la grille flottante FG s'étend intégralement au-dessus de la zone active ZA sans chevaucher de partie de la région d'isolation STI, et le transistor est électriquement isolé de la grille de commande CG par des jonctions PN destinées à être polarisées en inverse.

Abstract translation: 的半导体存储器件的EEPROM单元包括一个浮栅晶体管的方法包括，在所有其因此电荷存储晶体管和控制栅极（CG）布置下方的第二部分的内部栅极层的（P2）（关于有源区ZA ）的区域中的底物和通过在绝缘体区划定。 栅极层包括浮置栅极（FG），一个连接部分（PL和第二部分（P2），其中后者位于控制栅极（CG）的上方，浮置栅极（FG）是在一个环的形式 和有源区（ZA）以上不重叠的浅沟槽隔离（STI）区域上延伸。该晶体管是由设计在反向要极化的pn结从控制栅极（CG）电绝缘。电荷存储晶体管电 通过双极晶体管从控制栅极（CG）绝缘所有这些是不断在非导通状态，并且具有基部其导电类型不同于做的晶体管沟道。FO双极晶体管的基极区域是基板区域的一部分（CS1 ），所有这些是主要的半导体阱区。活性区（ZA）包括n型导电性的第一半导体区域（RG1），和p型导电性的第二半导体区域（RG2），该浮栅晶体管是 实施中的网络连接 RST半导体区域（RG1），并且具有浮栅（FG）构成的多晶硅区域的环部的。 控制栅极（CG）在所述第二半导体区域（RG2）被实现。 源极（S）和所述浮栅晶体管的漏极（D）形成具有p型导电性的两个区域的和半导体区域（RG1）的所述第一细度内部布局。 横向尺寸的连接部的（LT）（PL）等于蚀刻技术的纤度，对于实施例0:18微米。 所述第一半导体区域（RG1）包括位于所述连接部分（PL）的下方，以修改存储晶体管和控制栅极之间形成的寄生晶体管的阈值电压的特定注入区（CIS）。 主井区（CS1）是n型导电性的，并含有p型偏振的第二阱区（CS2）用于将预定电压施加到源极，漏极，和大部分的存储晶体管的，并以 控制栅，为编程状态，读取状态和擦除状态。 在编程状态下，施加到控制栅极的电压等于体电压。 在读取状态时，漏极 - 源极电压之间的差的绝对值被限制为1伏。 存储晶体管的类型是p-MOS可的。 该装置可以包括一个存储器planesin若干小区。 如权利一种集成电路，包括该设备。

公开(公告)号：EP1256961B1

公开(公告)日：2007-03-28

申请号：EP02291142.4

申请日：2002-05-06

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Fournel, Richard ,  Thomas, Sigrid

IPC: G11C16/04

CPC classification number: G11C16/0416

公开(公告)号：EP1580759A1

公开(公告)日：2005-09-28

申请号：EP05290315.0

申请日：2005-02-11

Applicant: STMicroelectronics S.A.

Inventor： Lasseuguette, Jean ,  Dray, Cyrille ,  Barasinski, Sébastien

IPC: G11C11/16 ,  G11C5/14 ,  H03F3/45

CPC classification number: G11C11/16 ,  G11C5/147 ,  H03F1/223 ,  H03F3/45188 ,  H03F2203/45248

Abstract: L'invention concerne un dispositif pour l'établissement d'un courant d'écriture (Iwrite) au niveau d'au moins une ligne conductrice d'écriture (WLO) d'une mémoire en circuit intégré de type MRAM, caractérisé en ce qu'il comprend un miroir de courant constitué d'un premier étage cascode régulé de référence (Cin) recevant sur son entrée tout ou partie du courant d'écriture et d'un second étage cascode régulé de recopie (Cout) recopiant le courant d'écriture sur la ligne d'écriture.

Abstract translation: 该装置具有接收的写入电流上复制上的WriteLine写入电流写入线（WL）在其输入端，并且经调节的共源共栅级（COUT）要施加的调整的参考级联级（CIN）的电流镜 ， 电压跟随器级（suiv）的级联级（CIN，COUT）的NMOS晶体管（N2，N2`）的NMOS晶体管（N，N1`）漏极和栅极之间放置。 因此独立claimsoft被包括在集成电路，包括具有写入电流建立装置的磁RAM型存储器。

公开(公告)号：EP1256961A1

公开(公告)日：2002-11-13

申请号：EP02291142.4

申请日：2002-05-06

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Fournel, Richard ,  Thomas, Sigrid

IPC: G11C16/04

CPC classification number: G11C16/0416

Abstract: Une architecture mémoire non volatile organisée par mots comprend un transistor de sélection TS 0,0 par mot M 0,0 . Ce transistor de sélection permet la sélection du mot par la source des cellules mémoire. De cette façon la sélection peut se faire directement par les signaux de sortie des décodeurs, en logique basse tension. La commutation de la haute tension sur les grilles et les drains des cellules est assurée indépendamment de cette sélection, permettant la réduction du nombre des commutateurs haute tension nécessaire.

公开(公告)号：EP1607979A3

公开(公告)日：2006-11-08

申请号：EP05291195.5

申请日：2005-06-03

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Barasinski, Sébastien ,  Lasseuguette, Jean ,  Frey, Christophe ,  Fournel, Richard

IPC: G11C7/18 ,  G11C11/16 ,  G11C8/10

CPC classification number: G11C11/16

Abstract: L'invention concerne un dispositif de mémoire, comprenant au moins une ligne d'écriture segmentée (10) formée d'au moins un segment d'écriture, dotée de moyens de programmation (90), lesdits moyens de programmation (90) étant commandés par des moyens d'adressage de ligne (190) en mode écriture dudit dispositif de mémoire, pour programmer au moins une cellule mémoire (30) couplée à ladite ligne d'écriture segmentée, une ligne de bit de lecture (150) étant reliée à un circuit de lecture (110) pour lire le contenu de ladite cellule en mode lecture dudit dispositif de mémoire, caractérisé en ce que ladite ligne de bit de lecture coopère en mode écriture avec lesdits moyens d'adressage de ligne pour commander lesdits moyens de programmation de ladite ligne d'écriture segmentée.

公开(公告)号：EP1289024A1

公开(公告)日：2003-03-05

申请号：EP02292109.2

申请日：2002-08-28

Applicant: STMicroelectronics S.A.

Inventor： Dray, Cyrille ,  Caspar, Daniel ,  Fournel, Richard

IPC: H01L29/788

CPC classification number: H01L29/42324 ,  H01L29/7887

Abstract: Le point mémoire de type FAMOS comporte une unique grille flottante GR chevauchant une surface active d'un substrat semiconducteur selon au moins deux profils de chevauchement dissymétriques PF1 ,PF2 de façon à délimiter au moins deux électrodes sur la zone active. Des moyens de programmation du point mémoire MC,SW sont aptes à appliquer sélectivement des jeux différents de tensions de polarisation prédéterminées sur les électrodes de façon à conférer au moins trois niveaux logiques de programmation au point mémoire.

Abstract translation: 集成电路存储单元具有单个浮动栅极（GR），其负载（PF1，PF2）是两个轮廓半导体衬底的有源表面，将电极限制到有源区。 存在选择性地向提供三个编程逻辑电平的电极施加不同电压的存储点（SW）。