公开(公告)号：EP1804294A1

公开(公告)日：2007-07-04

申请号：EP05425943.7

申请日：2005-12-30

Applicant: STMicroelectronics S.r.l.

Inventor： Mariani, Marcello ,  Camerlenghi, Emilio ,  Concari, Emanuele

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/28 ,  H01L29/788

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115

Abstract: Method for manufacturing non volatile memory cells integrated on a semiconductor substrate (100), each one comprising a floating gate electrode (110), the method comprising the steps of:
- depositing at least one protective layer (30) on the semiconductor substrate (100),
- forming a first plurality of openings (40) in the protective layer (30),
- etching the semiconductor substrate (100) through the first plurality of openings (40) so as to form a plurality of trenches (60),
- filling in the plurality of trenches (60) and the first plurality of openings (40) by means of an insulation layer (70),
- etching surface portions of the protective layer (30) to form:
- surface portions (71) of the insulation layer (70) projecting from the semiconductor substrate (100) divided from each other by a second plurality of openings (72), and
- lower portions (31) of the protection layer (30) confined below the second plurality of openings (72),

- etching the insulation layer (70) to reduce the cross dimensions of the surface portions (71) of the insulation layer (70),
- removing the lower portions (31) of said protection layer (30) until the semiconductor substrate (100) is exposed.

Abstract translation: 一种用于制造集成在半导体衬底（100）上的非易失性存储单元的方法，每个包括浮置栅电极（110），所述方法包括以下步骤： - 在半导体衬底（100）上沉积至少一个保护层（30） ）， - 在所述保护层（30）中形成第一多个开口（40）， - 通过所述第一多个开口（40）蚀刻所述半导体衬底（100），以形成多个沟槽（60）， - 通过绝缘层（70）填充所述多个沟槽（60）和所述第一多个开口（40）， - 蚀刻所述保护层（30）的表面部分以形成： - 所述保护层（30）的表面部分（71） 通过第二多个开口（72）从半导体衬底（100）突出的绝缘层（70），以及限定在第二多个开口（72）下方的保护层（30）的下部（31） ）， - 蚀刻绝缘层（70）以减少交叉 绝缘层（70）的表面部分（71）的尺寸， - 去除所述保护层（30）的下部（31）直到半导体衬底（100）暴露。

公开(公告)号：EP1387395A1

公开(公告)日：2004-02-04

申请号：EP02425505.1

申请日：2002-07-31

Applicant: STMicroelectronics S.r.l.

Inventor： Mariani, Marcello ,  Beghin, Lorena

IPC: H01L21/3213 ,  H01L21/033

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

Abstract: A method for manufacturing circuit structures integrated in a semiconductor substrate (1) that includes regions (2), in particular isolation regions, the method comprising the steps of:

depositing a conductive layer (3) to be patterned onto said semiconductor substrate (1);
forming a first mask (4b) of a first material on said conductive layer (3);
forming a second mask (5b) made of a second material that is different from the first and provided with first openings (10,12) of a first size (A) having spacers (8,8a) formed on their sidewalls to uncover portions of said first mask (4b) having a second width (B) which is smaller than the first;
partly etching away said conductive layer (3) through said first and second masks (4b,5b) such to leave grooves (13) of said second width (B);
removing said second mask (5a) and said spacers (8); and
etching said grooves (13) through said first mask (4b) to uncover said regions (2) provided in said substrate (1) and form conductive lines (3a).

Abstract translation: 一种用于制造集成在半导体衬底（1）中的电路结构的方法，该半导体衬底包括区域（2），特别是隔离区域，该方法包括以下步骤：将待图案化的导电层（3）沉积到所述半导体衬底（1）上， ; 在所述导电层（3）上形成第一材料的第一掩模（4b）; 形成第二掩模（5b），所述第二掩模（5b）由与所述第一材料不同的第二材料制成，并且具有形成在其侧壁上的间隔物（8,8a）的第一尺寸（A）的第一开口（10,12） 所述第一掩模（4b）的第二宽度（B）小于第一宽度; 部分地通过所述第一和第二掩模（4b，5b）蚀刻所述导电层（3），以留下所述第二宽度（B）的凹槽（13）; 去除所述第二掩模（5a）和所述隔离物（8）; 以及通过所述第一掩模（4b）蚀刻所述凹槽（13）以露出设置在所述基板（1）中的所述区域（2）并形成导电线（3a）。