公开(公告)号：US11708262B2

公开(公告)日：2023-07-25

申请号：US17687230

申请日：2022-03-04

Applicant: TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD.

Inventor： Yi-Hsien Chang ,  Chun-Ren Cheng ,  Wei-Cheng Shen ,  Wen-Chien Chen

IPC: B81B3/00 ,  B81C1/00

CPC classification number: B81B3/0072 ,  B81B3/0013 ,  B81C1/00476 ,  B81C1/00666 ,  B81C1/00968 ,  B81C1/00984 ,  B81B2201/0257 ,  B81B2207/012 ,  B81C2201/0105 ,  B81C2201/017 ,  B81C2201/0109 ,  B81C2201/0128 ,  B81C2201/0147 ,  B81C2201/0163 ,  B81C2201/053 ,  B81C2203/0792 ,  H04R2201/003

Abstract: A method of manufacturing a semiconductor structure includes following operations. A first substrate is provided. A plate is formed over the first substrate. The plate includes a first tensile member, a second tensile member, a semiconductive member between the first tensile member and the second tensile member, and a plurality of apertures penetrating the first tensile member, the semiconductive member and the second tensile member. A membrane is formed over and separated from the plate. The membrane include a plurality of holes. A plurality of conductive plugs passing through the plate or membrane are formed. A plurality of semiconductive pads are formed over the plurality of conductive plugs. The plate is bonded to a second substrate. The second substrate includes a plurality of bond pads, and the semiconductive pads are in contact with the bond pads.

公开(公告)号：US20230303387A1

公开(公告)日：2023-09-28

申请号：US18122872

申请日：2023-03-17

Applicant: SKYWORKS SOLUTIONS, INC.

Inventor： Siarhei Dmitrievich Barsukou

IPC: B81B3/00 ,  H04R17/02 ,  H10N30/30 ,  B81C1/00

CPC classification number: B81B3/0021 ,  H04R17/02 ,  H10N30/308 ,  B81C1/00158 ,  H04R2201/003 ,  B81B2201/0257 ,  B81B2203/0118 ,  B81B2203/0127 ,  B81B2203/0307 ,  B81B2203/0315 ,  B81B2203/04 ,  B81C2201/0174 ,  B81C2201/0163

Abstract: There is provided a piezoelectric microelectromechanical systems microphone comprising a sensor including at least one piezoelectric layer, at least one constraint in contact with the sensor at a position, such that the sensor is supported by the at least one constraint, and such that the sensor that the sensor has a membrane region to one side of the at least one constraint and a cantilevered region to the other side of the at least one constraint and a cavity defined at least partially by the at least one constraint. There is also provided a method of manufacturing the microphone.

公开(公告)号：EP1184335A2

公开(公告)日：2002-03-06

申请号：EP01117577.5

申请日：2001-07-20

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： Bruchhaus, Rainer, Dr. ,  Kolb, Stefan ,  Pitzer, Dana ,  Primig, Robert ,  Schreiter, Matthias ,  Winkler, Bernhard

IPC: B81B3/00

CPC classification number: B81C1/00246 ,  B81B7/0006 ,  B81B2203/0127 ,  B81B2203/0315 ,  B81B2207/07 ,  B81B2207/092 ,  B81B2207/097 ,  B81C2201/0109 ,  B81C2201/0163 ,  B81C2201/017 ,  B81C2203/0778

Abstract: Ein Bauelement für integrierte Sensoren, insbesondere für IR-Sensoren, hat ein Substrat (1), in dem eine Schaltung bzw. Bauelemente der Ausleseelektronik integriert ist/sind. Auf dem Substrat (1) ist eine Hilfsschicht angeordnet, die mit ein oder mehreren abgeschlossenen oder evakuierten Hohlräumen (3a) versehen ist. Eine Membran (4) schließt die Hohlräume (3a) nach oben hin ab, so dass ein Sensorelement vertikal in Bezug auf die Ausleseelektronik angeordnet werden kann. In Stützstrukturen (5) aus Si-Oxid befinden sich Metallisierungen (7), die sich senkrecht durch den Hohlraum (3a) erstrecken, um die vertikal angeordneten Sensorelemente und Ausleseschaltungen elektrisch zu verbinden.

Abstract translation: 与电子元件上的基板（1）集成为一个传感器甲组分包括辅助层（3）的空腔（3a）中，用膜（4）在相对于携带该传感器元件在垂直排列的电子腔 电路。 因此独立权利要求中包括了以下内容：（a）所述集成传感器如上; 和（b）用于生产上述的处理。

公开(公告)号：EP1184335A3

公开(公告)日：2004-03-03

申请号：EP01117577.5

申请日：2001-07-20

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： Bruchhaus, Rainer, Dr. ,  Kolb, Stefan ,  Pitzer, Dana ,  Primig, Robert ,  Schreiter, Matthias ,  Winkler, Bernhard

IPC: B81B3/00

CPC classification number: B81C1/00246 ,  B81B7/0006 ,  B81B2203/0127 ,  B81B2203/0315 ,  B81B2207/07 ,  B81B2207/092 ,  B81B2207/097 ,  B81C2201/0109 ,  B81C2201/0163 ,  B81C2201/017 ,  B81C2203/0778

Abstract: Ein Bauelement für integrierte Sensoren, insbesondere für IR-Sensoren, hat ein Substrat (1), in dem eine Schaltung bzw. Bauelemente der Ausleseelektronik integriert ist/sind. Auf dem Substrat (1) ist eine Hilfsschicht angeordnet, die mit ein oder mehreren abgeschlossenen oder evakuierten Hohlräumen (3a) versehen ist. Eine Membran (4) schließt die Hohlräume (3a) nach oben hin ab, so dass ein Sensorelement vertikal in Bezug auf die Ausleseelektronik angeordnet werden kann. In Stützstrukturen (5) aus Si-Oxid befinden sich Metallisierungen (7), die sich senkrecht durch den Hohlraum (3a) erstrecken, um die vertikal angeordneten Sensorelemente und Ausleseschaltungen elektrisch zu verbinden.

公开(公告)号：EP1184335B1

公开(公告)日：2006-02-01

申请号：EP01117577.5

申请日：2001-07-20

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： Bruchhaus, Rainer, Dr. ,  Kolb, Stefan ,  Pitzer, Dana ,  Primig, Robert ,  Schreiter, Matthias ,  Winkler, Bernhard

IPC: B81B3/00

CPC classification number: B81C1/00246 ,  B81B7/0006 ,  B81B2203/0127 ,  B81B2203/0315 ,  B81B2207/07 ,  B81B2207/092 ,  B81B2207/097 ,  B81C2201/0109 ,  B81C2201/0163 ,  B81C2201/017 ,  B81C2203/0778

公开(公告)号：KR1020080062685A

公开(公告)日：2008-07-03

申请号：KR1020060138756

申请日：2006-12-29

Applicant: 에스케이실트론 주식회사

Inventor： 강석준 ,  김인겸 ,  육형상

IPC: H01L21/20

CPC classification number: B81C1/00666 ,  B81C2201/0163 ,  H01L21/02532

Abstract: A method for controlling a wafer warpage by using a SiGe layer deposition and a wafer manufactured thereof are provided to offset the wafer warpage by depositing a Si1-xGex layer on a rear of the wafer on which a warpage is generated. A Ge mol content % and a thickness of a Si1-xGex layer(G) required for offsetting a warpage according to a warpage of a wafer(W) are quantitatively analyzed. The wafer requiring a warpage control is loaded into a deposition chamber of the Si1-xGex layer. The Si1-xGex layer is deposited on a rear of the wafer not a processing surface. The warpage is generated toward an upper direction on the center of the wafer when the processing surface is directed to the upper direction. The Ge mol content % and the thickness of the Si1-xGex layer are controlled less than preset critical values. The preset critical values with respect to the Ge mol content % and the thickness of the Si1-xGex layer are 30 % and 1 mum, respectively.

Abstract translation: 提供了通过使用SiGe层沉积来控制晶片翘曲的方法及其制造的晶片，以通过在其上产生翘曲的晶片的后部沉积Si1-xGex层来抵消晶片翘曲。 定量分析根据晶片（W）的翘曲来抵消翘曲所需的Ge摩尔含量％和Si1-xGex层（G）的厚度。 需要翘曲控制的晶片被加载到Si1-xGex层的沉积室中。 Si1-xGex层沉积在晶片的后面而不是处理表面。 当处理表面指向上方时，朝向晶片中心的上方产生翘曲。 将Ge摩尔含量％和Si1-xGex层的厚度控制在预设临界值以下。 相对于Ge摩尔含量％和Si1-xGex层的厚度的预设临界值分别为30％和1μm。