公开(公告)号：WO1996033455A1

公开(公告)日：1996-10-24

申请号：PCT/EP1995001456

申请日：1995-04-18

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  HALLER, Wilhelm ,  GETZLAFF, Klaus-Jörg ,  PFEFFER, Erwin ,  GÄRTNER, Ute ,  GERWIG, Günter

Inventor： INTERNATIONAL BUSINESS MACHINES CORPORATION

IPC: G06F05/01

CPC classification number: G06F5/015 ,  G06F11/10

Abstract: Described is a shifting structure which separates a shifting operation into partial shifts which can be executed in different pipeline stages. In a first pipe stage, an operand is read out and at least one partial shift is accomplished by placing the operand or parts of the operand into registers coupled to a shift unit (10). The shift unit (10), in a second pipe stage, eventually finalizes the shifting operation by executing the remaining partial shifts. This reduces the time required for the shifting operation in total and also allows to distribute the partial shifts into the different pipeline stages in order to use a possible remaining period of time in a cycle. Further reductions of the time required for the shifting operation in the second cycle can be accomplished by a shift unit according to the disclosure.

Abstract translation: 描述了将移动操作分离成可以在不同流水线阶段执行的部分移位的移位结构。 在第一管道级中，读出操作数，并通过将操作数的操作数或部分放入与移位单元（10）相连的寄存器来实现至少一个部分移位。 在第二管段中的换挡单元（10）最终通过执行剩余的部分换档来完成换档操作。 这样可以总共减少换档操作所需的时间，并且还允许将部分换档分配到不同的管线级中，以便在一个循环中使用可能的剩余时间段。 可以通过根据本公开的换档单元来实现第二循环中的换档操作所需的时间的进一步减少。

公开(公告)号：WO1996017289A1

公开(公告)日：1996-06-06

申请号：PCT/US1995015682

申请日：1995-12-01

Applicant: INTEL CORPORATION

Inventor： INTEL CORPORATION ,  PELEG, Alexander ,  YAARI, Yaakov ,  MITTAL, Millind ,  MENNEMEIER, Larry, M. ,  EITAN, Benny

IPC: G06F05/01

CPC classification number: G06F7/76 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30167

Abstract: The processor (109) includes a decoder (202) being coupled to receive a control signal (207). The control signal has a first source address, a second source address, a destination address, and an operation field. The first source address corresponds to a first location. The second source address corresponds to a second location. The destination address corresponds to a third location. The operation field indicates that a type of packed data shift operation is to be performed. The processor further includes a circuit (203) being coupled to the decoder. The circuit is for shifting a first packed data being stored at the first location by a value being stored at the second location. The circuit is further for communicating a corresponding result packed data to the third location.

Abstract translation: 处理器（109）包括被耦合以接收控制信号（207）的解码器（202）。 控制信号具有第一源地址，第二源地址，目的地地址和操作字段。 第一个源地址对应于第一个位置。 第二源地址对应于第二位置。 目的地址对应于第三个位置。 操作字段指示将执行一种打包数据移位操作。 处理器还包括耦合到解码器的电路（203）。 电路用于将存储在第一位置的第一打包数据移位存储在第二位置的值。 电路还用于将相应的结果打包数据传送到第三位置。

公开(公告)号：WO1996030825A1

公开(公告)日：1996-10-03

申请号：PCT/DE1996000441

申请日：1996-03-13

Applicant: SIEMENS AKTIENGESELLSCHAFT ,  HEIN, Sören

Inventor： SIEMENS AKTIENGESELLSCHAFT

IPC: G06F05/01

CPC classification number: G06F7/785 ,  G06F5/01 ,  G06F9/30032

Abstract: In a storage system with a store (SP) operable as a ring store, an address decoder (AD) which can be allocated thereto and an address counter (AZ) controlling the address decoder (AD) with an adjustable initial value, the store (SP) has at least one first storage area (SP1) and a second storage area (SP2). Successive address areas of the store (SP) are allocated to the storage area, where the same data (a, b, c, d) are stored in the first (SP1) and second (SP2) storage areas in the same order.

Abstract translation: 在具有可操作为环形缓冲存储器（SP），一个该分配的地址解码器（AD）和地址译码器（AD），其驱动具有可调节的初始值的地址计数器（AZ）的存储器设备，所述存储器（SP）至少一个第一存储区（SP1）和一个 第二存储区域（SP2）上。 的存储区被分配给存储器（SP）的连续的地址区，其中在所述第一（SP1）和第二（SP2）的存储器区域中，相同的数据（A，B，C，D）被存储在相同的顺序。

公开(公告)号：WO1997038389A3

公开(公告)日：1997-10-16

申请号：PCT/US1997005545

申请日：1997-04-03

Applicant: LEXTRON SYSTEMS, INC.

Inventor： LEXTRON SYSTEMS, INC. ,  KIKINIS, Dan

IPC: G06F05/01

公开(公告)号：WO1997033222A1

公开(公告)日：1997-09-12

申请号：PCT/US1997003522

申请日：1997-03-03

Applicant: INTEL CORPORATION ,  LIN, Derrick, Chu ,  MINOCHA, Punit ,  PELEG, Alexander, D. ,  YAARI, Yaakov ,  MITTAL, Millind ,  MENNEMEIER, Larry, M. ,  EITAN, Benny

Inventor： INTEL CORPORATION

IPC: G06F05/01

CPC classification number: G06F7/762 ,  G06F5/01 ,  G06F7/49994 ,  G06F7/76 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30167 ,  G06F9/3885

Abstract: An apparatus for performing a shift operation on a packed data element (901) having multiple values. The apparatus having multiple muxes (910-913), each of the multiple muxes having a first input, a second input, a select input and an output. Each of the multiple bits that represents a shifted packed intermediate result on a first bus (919) is coupled to the corresponding first input. Each of the multiple bits representing a replacement bit for one of the multiple values is coupled to a corresponding second input (996-999). Each of the multiple bits driven by a correction circuit (932) is coupled to a corresponding select input. Each output (915-918) corresponds to a bit of a shifted packed result.

Abstract translation: 一种用于对具有多个值的压缩数据元素（901）执行移位操作的装置。 具有多个多路复用器（910-913）的装置中，多个多路复用器中的每一个具有第一输入，第二输入，选择输入和输出。 表示第一总线（919）上的移位的打包中间结果的多个比特中的每一个被耦合到对应的第一输入。 表示多个值之一的替换位的多个比特中的每一个被耦合到对应的第二输入（996-999）。 由校正电路（932）驱动的多个比特中的每一个被耦合到对应的选择输入。 每个输出（915-918）对应于移位包装结果的位。

公开(公告)号：WO1996037820A1

公开(公告)日：1996-11-28

申请号：PCT/US1996008090

申请日：1996-05-24

Applicant: NATIONAL SEMICONDUCTOR CORPORATION

Inventor： NATIONAL SEMICONDUCTOR CORPORATION ,  THOMSON, Thomas, W. ,  TAM, Honaki, J.

IPC: G06F05/01

CPC classification number: G06F5/015

Abstract: A barrel shifter comprising: an n-bit by n-bit transistor array arranged into n rows an n colums, wherein the source of a transistor in one row is connected to the source of a transistor in the next row; a first plurality of multiplexors, each having a first and a second input and an output, wherein the first input is coupled to a corresponding bit of an operand, the second input is coupled to a first control signal, and the output is coupled to one transistor in each row of the array beginning with a transistor in a corresponding bit position in the first row and continuing with transistors in ascending bit positions for each subsequent row; a second plurality of multiplexors each having inputs and an output, each multiplexor selecting one of three inputs depending on the data length; and a third plurality of multiplexors, each having a first and a second input and an output, wherein the first input is coupled to a corresponding bit output of the second multiplexor, the second input is coupled to a second control signal, and the output is coupled to one transistor in each row of the array beginning with a transistor in a corresponding bit position in the second row and continuing with transistors in ascending bit positions.

Abstract translation: 一种桶形移位器，包括：排列成n行n列的n位n位晶体管阵列，其中一行中的晶体管的源极连接到下一行中的晶体管的源极; 第一多个复用器，每个具有第一和第二输入和输出，其中所述第一输入耦合到操作数的对应位，所述第二输入耦合到第一控制信号，并且所述输出耦合到一个 晶体管在每行的阵列中以在第一行中的相应位位置中的晶体管开始，并且对于每个后续行继续处于上升位位置的晶体管; 每个具有输入和输出的第二多路复用器，每个多路复用器根据数据长度选择三个输入中的一个; 以及第三多路复用器，每个具有第一和第二输入和输出，其中所述第一输入耦合到所述第二多路复用器的相应位输出，所述第二输入耦合到第二控制信号，并且所述输出为 耦合到阵列的每一行中的一个晶体管，以与第二行中的相应位位置中的晶体管开始并且以升序位位置连续地连接晶体管。

公开(公告)号：WO1996037819A1

公开(公告)日：1996-11-28

申请号：PCT/US1996007092

申请日：1996-05-16

Applicant: NATIONAL SEMICONDUCTOR CORPORATION

Inventor： NATIONAL SEMICONDUCTOR CORPORATION ,  TAM, Hon-Kai, John

IPC: G06F05/01

CPC classification number: G06F9/30032 ,  G06F5/01 ,  G06F9/30167

Abstract: A method for performing a "rotate through carry" operation, utilizing iteratively a single bit left/right shifter, as well as a set of dedicated status flags.

Abstract translation: 一种用于执行“旋转进位”操作，迭代地使用单个位左/右移位器以及一组专用状态标志的方法。