公开(公告)号：WO1989005081A1

公开(公告)日：1989-06-01

申请号：PCT/JP1988001146

申请日：1988-11-14

Applicant: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. ,  KITAMURA, Tsutomu

Inventor： MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD.

IPC: H04N05/05

CPC classification number: H03K5/13 ,  H03K2005/00286 ,  H04N5/05

Abstract: A phase adjusting circuit for forming false synchronizing signals by changing the phase of the synchronizing signal in order to place the picture at the center of the screen on a display unit. This circuit includes a voltage comparator (50) having two input terminals maintained at the same DC potential. One of the input terminals receives, via a DC blocking capacitor (C2), a sawtooth wave signal (P1) obtained by integrating the input synchronizing signal, in order to obtain output pulses each having an edge between input synchronizing pulses. False synchronizing signal generating means (101) and (102) are triggered at the edges of the output pulses to produce a false synchronizing signal different in phase from the input synchronizing signal.

Abstract translation: 一种相位调整电路，用于通过改变同步信号的相位来形成假同步信号，以将图像放置在屏幕的中心在显示单元上。 该电路包括具有保持在相同DC电位的两个输入端的电压比较器（50）。 其中一个输入端经由隔直流电容器（C2）接收通过对输入同步信号进行积分而获得的锯齿波信号（P1），以便获得各自具有输入同步脉冲之间的边沿的输出脉冲。 在输出脉冲的边缘触发假同步信号发生装置（101）和（102），以产生与输入同步信号不同的伪同步信号。

公开(公告)号：WO1986006909A1

公开(公告)日：1986-11-20

申请号：PCT/US1986000442

申请日：1986-03-03

Applicant: MOTOROLA, INC.

Inventor： MOTOROLA, INC. ,  McGINN, Michael

IPC: H04N05/05

CPC classification number: H04N5/12

Abstract: A universal vertical countdown and method for a video display which will handle all standard vertical signals and systems while giving the same noise performance as a self-locking system. Control of the resetting of the countdown during the acquisition phase enables the use of a single set of storage elements (14) to provide all major decodes necessary for the system.

公开(公告)号：WO1982002309A1

公开(公告)日：1982-07-08

申请号：PCT/US1981001448

申请日：1981-10-28

Applicant: MOTOROLA INC

Inventor： MOTOROLA INC ,  MCGINN MICHAEL

IPC: H04N05/05

CPC classification number: H04N5/12 ,  H04N5/05

Abstract: Un circuit de decompte vertical dans un recepteur de television comprend un compteur de decomptage vertical d'ou une tranche est decodee et comparee en temps avec le signal de remise a zero du compteur. Lorsque le compteur est verrouille par l'impulsion d'arrivee de synchronisation verticale, le signal de remise a zero du compteur chevauche la tranche et il en resulte une detection de coincidence verticale. Lorsque deux de ces detections sont effectuees, un signal est applique au detecteur de phase (60) dans la boucle de verrouillage de phase horizontale pour diminuer son gain et par consequent la caracteristique de la bande passante de la boucle de verrouillage de phase obtenant ainsi une grande immunite au bruit. Si, d'autre part, un nombre predetermine de signaux de remise a zero du compteur sont recus et ne chevauchent pas la tranche, un signal est alors applique au detecteur de phase (60) qui augmente l'intensite du courant passant au travers de celui-ci pour augmenter son gain et donc augmenter la caracteristique de la bande passante de la boucle de verrouillage de phase horizontale pour obtenir de meilleures caracteristiques de rentree ou de temps d'acquisition.