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公开(公告)号：CN109791949B
公开(公告)日：2022-02-25
申请号：CN201780059506.1
申请日：2017-09-21
Applicant: 夏普株式会社
IPC: H01L29/786 , C23C14/08 , C23C14/58 , G02F1/1368 , H01L21/28 , H01L21/336 , H01L21/363
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公开(公告)号：CN110494798A
公开(公告)日：2019-11-22
申请号：CN201880022067.1
申请日：2018-03-26
Applicant: 夏普株式会社
IPC: G02F1/1368 , G09F9/30
Abstract: 提供一种既抑制像素缺陷的产生又高清晰的有源矩阵基板。其具备：第1半导体膜，其与在行方向上相邻的2个子像素中的一个子像素对应；第2半导体膜，其与在行方向上相邻的2个子像素中的另一个子像素对应；晶体管，其将上述第1半导体膜的一部分作为行方向上的沟道；以及像素电极，其经由接触孔连接到上述晶体管的漏极电极，在俯视时，从上述沟道的漏极电极侧边缘到上述接触孔的底面为止的行方向上的距离(dc)为行方向上的子像素间距(dp)的0.15倍以上。
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公开(公告)号：CN109891483A
公开(公告)日：2019-06-14
申请号：CN201780064648.7
申请日：2017-10-12
Applicant: 夏普株式会社
IPC: G09F9/30 , G02F1/1333 , G02F1/1368 , G09F9/00 , H01L29/786
Abstract: 有源矩阵基板(100A)具有：栅极金属层(15)，其具有Cu层(15b)/Ti层(15a)的2层结构；栅极金属层(15)上的第1绝缘层(16)；第1绝缘层(16)上的具有Cu层(18b)/Ti层(18a)的2层结构的源极金属层(18)；源极金属层(18)上的第2绝缘层(19)；导电层(25)，其形成在第2绝缘层(19)上，在第1绝缘层(16)的第1开口部(16a1)内与栅极金属层(15)接触，并且在第2绝缘层(19)的第2开口部(19a2)内与源极金属层(18)接触；以及第1透明导电层(21)，其形成在导电层(25)上，包含像素电极、共用电极以及辅助电容电极之中的任意一者，导电层(25)不包含像素电极、共用电极、辅助电容电极之中的任何一者，且不具有与栅极金属层(15)的Cu层(15b)接触的Ti层。
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公开(公告)号：CN109791949A
公开(公告)日：2019-05-21
申请号：CN201780059506.1
申请日：2017-09-21
Applicant: 夏普株式会社
IPC: H01L29/786 , C23C14/08 , C23C14/58 , G02F1/1368 , H01L21/28 , H01L21/336 , H01L21/363
Abstract: 半导体装置具备包含半导体层(7)、栅极电极(3)、栅极绝缘层(5)、源极电极(8)以及漏极电极(9)的薄膜晶体管(101)，半导体层(7)具有层叠结构，该层叠结构包含：第1氧化物半导体层(71)，其包含In和Zn，第1氧化物半导体层所包含的In相对于全部金属元素的原子数比大于第1氧化物半导体层所包含的Zn相对于全部金属元素的原子数比；第2氧化物半导体层(72)，其包含In和Zn，第2氧化物半导体层所包含的Zn相对于全部金属元素的原子数比大于第2氧化物半导体层所包含的In相对于全部金属元素的原子数比；以及中间氧化物半导体层(70)，其配置在第1氧化物半导体层与第2氧化物半导体层之间，第1氧化物半导体层和第2氧化物半导体层是结晶质氧化物半导体层，中间氧化物半导体层是非晶质氧化物半导体层，第1氧化物半导体层(71)配置在比第2氧化物半导体层(72)靠栅极绝缘层(5)侧。
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公开(公告)号：CN109791892A
公开(公告)日：2019-05-21
申请号：CN201780059470.7
申请日：2017-09-19
Applicant: 夏普株式会社
IPC: H01L21/336 , H01L51/50 , H05B33/02 , H05B33/06 , G02F1/1368 , G09F9/30 , H01L21/28 , H01L21/768 , H01L23/522 , H01L27/32 , H01L29/786
CPC classification number: G02F1/1368 , G09F9/30 , H01L21/28 , H01L21/768 , H01L23/522 , H01L27/32 , H01L29/786 , H01L51/50 , H05B33/02 , H05B33/06
Abstract: 有源矩阵基板(100)的像素区域具备：薄膜晶体管(101)，其具有氧化物半导体层(7)；无机绝缘层(11)及有机绝缘层(12)，其覆盖薄膜晶体管；共用电极(15)；电介质层(17)，其主要包含氮化硅；以及像素电极(19)，无机绝缘层具有包含氧化硅层和氮化硅层的层叠结构，像素电极(10)在像素接触孔内与漏极电极(9)接触，像素接触孔包括分别形成于无机绝缘层(11)、有机绝缘层(12)以及电介质层(17)的第1开口部、第2开口部以及第3开口部，第1开口部的侧面与第2开口部的侧面对齐，第2开口部的侧面包含：第1部分(121)，其相对于基板按第1角度(θ1)倾斜；第2部分(122)，其位于第1部分的上方，按比第1角度大的第2角度(θ2)倾斜；以及交界(120)，其位于第1部分与第2部分之间，相对于基板的倾斜角度不连续地变化。
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Patent Agency Ranking
公开(公告)号：CN113078167B
公开(公告)日：2024-07-26
申请号：CN202011484960.1
申请日：2020-12-16
Applicant: 夏普株式会社
IPC: H01L27/12 , H01L21/77 , G02F1/1362 , G02F1/1368
Abstract: 提供具备顶栅型的氧化物半导体TFT并且能抑制由ESD导致的源极‑栅极间的漏电的有源矩阵基板。有源矩阵基板具备多个源极总线、覆盖源极总线的下部绝缘层、形成在下部绝缘层的上方的多个栅极总线、以及与各像素区域对应配置的氧化物半导体TFT，氧化物半导体TFT具有：氧化物半导体层，其配置在下部绝缘层上；以及栅极电极，其配置在氧化物半导体层的上方，形成在与栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，栅极电极由层间绝缘层覆盖，栅极总线配置在层间绝缘层上、以及形成于层间绝缘层的栅极接触孔内，在栅极接触孔内连接到栅极电极。
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公开(公告)号：CN109585455B
公开(公告)日：2023-06-27
申请号：CN201811115059.X
申请日：2018-09-25
Applicant: 夏普株式会社
IPC: H01L27/12
Abstract: 提供具备具有稳定的特性的可靠性高的氧化物半导体TFT的半导体装置。半导体装置中的至少1个薄膜晶体管(101)包括半导体层(7)、栅极电极(3)、栅极绝缘层(5)、源极电极(8)和漏极电极(9)，半导体层具有层叠结构，上述层叠结构包括：多个沟道形成层，其包括第1沟道形成层(70A)和第2沟道形成层(70B)；以及至少1个中间层，其包括配置于第1沟道形成层和第2沟道形成层之间的第1中间层(71a)，第1沟道形成层(70A)配置于比第2沟道形成层(70B)靠栅极绝缘层侧的位置且与栅极绝缘层(5)接触，多个沟道形成层和至少1个中间层均是氧化物半导体层，多个沟道形成层分别具有比至少1个中间层高的迁移率。
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公开(公告)号：CN110521003B
公开(公告)日：2023-06-09
申请号：CN201880021738.2
申请日：2018-03-19
Applicant: 夏普株式会社
IPC: H01L29/786 , G09F9/00 , G09F9/30 , H01L21/28 , H10K59/00 , H01L29/423 , H01L29/49 , H10K50/00
Abstract: 有源矩阵基板的氧化物半导体TFT(201)具有：氧化物半导体层(107)；上部栅极电极(112)，其隔着栅极绝缘层配置在氧化物半导体层的一部分上；以及源极电极(113)和漏极电极(114)，氧化物半导体层(107)在从基板的法线方向观看时包含：第1部分(p1)，其与上部栅极电极重叠；以及第2部分(p2)，其位于第1部分与源极接触区域或漏极接触区域之间，栅极绝缘层未覆盖第2部分，上部栅极电极(112)具有包含与栅极绝缘层接触的合金层(112L)和配置在合金层上的金属层(112U)的层叠结构，金属层由第1金属元素M形成，合金层由包含第1金属元素M的合金形成，第1金属元素M是Cu、Mo或Cr。
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公开(公告)号：CN111722446B
公开(公告)日：2023-01-31
申请号：CN202010186575.2
申请日：2020-03-17
Applicant: 夏普株式会社
IPC: G02F1/1362 , G02F1/1368
Abstract: 有源矩阵基板的制造方法包含如下工序：(A)，在基板上形成遮光层及下部导电层；(B)，以覆盖遮光层及下部导电层的方式形成下部绝缘层；(C)，在下部绝缘层上形成氧化物半导体层、栅极绝缘层及栅极电极；(D)，以覆盖栅极电极及氧化物半导体层的方式形成层间绝缘层；(E)，将源极接触孔及漏极接触孔形成于层间绝缘层，并且以使下部导电层的一部分露出的方式将连接部接触孔形成于层间绝缘层及下部绝缘层；以及(F)，在层间绝缘层上形成源极电极、漏极电极及上部电极层。工序(E)包含：工序(e‑1)，在层间绝缘膜上形成光致抗蚀剂膜；及工序(e‑2)，使用多灰度级掩模将光致抗蚀剂膜曝光，之后进行显影，从而形成光致抗蚀剂层。
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公开(公告)号：CN113078167A
公开(公告)日：2021-07-06
申请号：CN202011484960.1
申请日：2020-12-16
Applicant: 夏普株式会社
IPC: H01L27/12 , H01L21/77 , G02F1/1362 , G02F1/1368
Abstract: 提供具备顶栅型的氧化物半导体TFT并且能抑制由ESD导致的源极‑栅极间的漏电的有源矩阵基板。有源矩阵基板具备多个源极总线、覆盖源极总线的下部绝缘层、形成在下部绝缘层的上方的多个栅极总线、以及与各像素区域对应配置的氧化物半导体TFT，氧化物半导体TFT具有：氧化物半导体层，其配置在下部绝缘层上；以及栅极电极，其配置在氧化物半导体层的上方，形成在与栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，栅极电极由层间绝缘层覆盖，栅极总线配置在层间绝缘层上、以及形成于层间绝缘层的栅极接触孔内，在栅极接触孔内连接到栅极电极。
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