公开(公告)号：CN108780620A

公开(公告)日：2018-11-09

申请号：CN201780016987.8

申请日：2017-03-13

Applicant: 夏普株式会社

Inventor： 菊池哲郎 ,  大东彻 ,  今井元 ,  伊藤俊克 ,  越智久雄 ,  北川英树 ,  铃木正彦 ,  上田辉幸 ,  郡司辽佑 ,  原健吾 ,  西宫节治

IPC: G09F9/30 ,  G02F1/1368 ,  H01L21/336 ,  H01L29/786

Abstract: 有源矩阵基板具备：基板(1)；周边电路，其包含第1氧化物半导体TFT(101)；多个第2氧化物半导体TFT(102)，其配置在显示区域内；以及第1无机绝缘层(11)，其覆盖多个第2氧化物半导体TFT(102)，第1氧化物半导体TFT(101)具有：下部栅极电极(3A)；栅极绝缘层(4)；氧化物半导体层(5A)，其配置为隔着栅极绝缘层与下部栅极电极相对；源极电极(7A)和漏极电极(8A)；以及上部栅极电极(BG)，其隔着包含第1无机绝缘层(11)的绝缘层配置在氧化物半导体层(5A)之上，在上部栅极电极(BG)之上，还具有覆盖第1氧化物半导体TFT(101)的第2无机绝缘层(17)。

公开(公告)号：CN110494798B

公开(公告)日：2022-03-08

申请号：CN201880022067.1

申请日：2018-03-26

Applicant: 夏普株式会社

Inventor： 北川英树 ,  今井元 ,  伊藤俊克 ,  菊池哲郎 ,  铃木正彦 ,  上田辉幸 ,  原健吾 ,  西宫节治 ,  大东彻

IPC: G02F1/1368 ,  G09F9/30

Abstract: 提供一种既抑制像素缺陷的产生又高清晰的有源矩阵基板。其具备：第1半导体膜，其与在行方向上相邻的2个子像素中的一个子像素对应；第2半导体膜，其与在行方向上相邻的2个子像素中的另一个子像素对应；晶体管，其将上述第1半导体膜的一部分作为行方向上的沟道；以及像素电极，其经由接触孔连接到上述晶体管的漏极电极，在俯视时，从上述沟道的漏极电极侧边缘到上述接触孔的底面为止的行方向上的距离(dc)为行方向上的子像素间距(dp)的0.15倍以上。

公开(公告)号：CN110310960A

公开(公告)日：2019-10-08

申请号：CN201910210031.2

申请日：2019-03-19

Applicant: 夏普株式会社

Inventor： 上田辉幸 ,  原义仁 ,  大东彻 ,  今井元 ,  北川英树 ,  前田昌纪 ,  川崎达也 ,  平田义晴 ,  菊池哲郞 ,  伊藤俊克

IPC: H01L27/12 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786 ,  H01L21/34 ,  G02F1/1362 ,  G02F1/1368

Abstract: 本发明提供包括电阻低的栅极金属层的有源矩阵基板。有源矩阵基板包括包含多条源极总线SL的源极金属层及包含多条栅极总线GL的栅极金属层、与配置于各像素区域的薄膜晶体管(101)，薄膜晶体管包括：栅极电极(3)、隔着栅极绝缘层(5)而配置在栅极电极(3)上的氧化物半导体层(7)、源极电极(8)及漏极电极(9)，栅极电极(3)形成在栅极金属层内，且电连接于多条栅极总线GL中的对应的一条栅极总线GL，栅极金属层具有层叠构造，该层叠构造包含铜合金层(g1)、与配置在铜合金层(g1)上的铜层(g2)，铜合金层(g1)由包含Cu与至少一个添加金属元素的铜合金形成，添加金属元素包含Al，铜合金中的Al的含有量为2at％以上且为8at％以下。

公开(公告)号：CN110521003A

公开(公告)日：2019-11-29

申请号：CN201880021738.2

申请日：2018-03-19

Applicant: 夏普株式会社

Inventor： 上田辉幸 ,  北川英树 ,  大东彻 ,  今井元 ,  铃木正彦 ,  西宫节治 ,  菊池哲郎 ,  伊藤俊克 ,  原健吾

IPC: H01L29/786 ,  G09F9/00 ,  G09F9/30 ,  H01L21/28 ,  H01L27/32 ,  H01L29/423 ,  H01L29/49 ,  H01L51/50

Abstract: 有源矩阵基板的氧化物半导体TFT(201)具有：氧化物半导体层(107)；上部栅极电极(112)，其隔着栅极绝缘层配置在氧化物半导体层的一部分上；以及源极电极(113)和漏极电极(114)，氧化物半导体层(107)在从基板的法线方向观看时包含：第1部分(p1)，其与上部栅极电极重叠；以及第2部分(p2)，其位于第1部分与源极接触区域或漏极接触区域之间，栅极绝缘层未覆盖第2部分，上部栅极电极(112)具有包含与栅极绝缘层接触的合金层(112L)和配置在合金层上的金属层(112U)的层叠结构，金属层由第1金属元素M形成，合金层由包含第1金属元素M的合金形成，第1金属元素M是Cu、Mo或Cr。

公开(公告)号：CN109683408A

公开(公告)日：2019-04-26

申请号：CN201811197186.9

申请日：2018-10-15

Applicant: 夏普株式会社

Inventor： 伊藤俊克 ,  大东彻 ,  今井元 ,  前田昌纪 ,  北川英树 ,  原义仁 ,  川崎达也

IPC: G02F1/1362 ,  G02F1/1343 ,  G02F1/1333

CPC classification number: G02F1/13338 ,  G02F1/134309 ,  G02F1/13439 ,  G02F1/136227 ,  G02F1/136286 ,  G02F1/1368 ,  G02F2001/133357 ,  G02F2001/134372 ,  G02F2001/136295 ,  H01L21/32133 ,  H01L27/124 ,  H01L27/1262 ,  H01L29/4908 ,  G02F1/1343

Abstract: 提供一种显示面板用基板的制造方法，能削减工序数。其特征在于，具备：透明导电膜形成工序，在覆盖设置于玻璃基板(31)的TFT(32)的平坦化膜(47)上形成透明导电膜(51)；金属膜形成工序，在透明导电膜形成工序之后进行，以覆盖透明导电膜(51)的形式形成金属膜(52)；配线形成工序，在金属膜形成工序之后进行，通过对金属膜(52)进行蚀刻而形成配线(50)；以及透明电极形成工序，在配线形成工序之后进行，通过对透明导电膜(51)进行蚀刻而形成与配线(50)连接的像素电极(33)。

公开(公告)号：CN109427661B

公开(公告)日：2023-09-01

申请号：CN201811015011.1

申请日：2018-08-31

Applicant: 夏普株式会社

Inventor： 前田昌纪 ,  原义仁 ,  大东彻 ,  今井元 ,  北川英树 ,  伊藤俊克 ,  川崎达也

IPC: H01L21/77 ,  H01L23/544

Abstract: 缩小配置空间并且提高对准精度。阵列基板(10B)的制造方法具备：第1金属膜形成工序，通过形成第1金属膜(23)并对其进行图案化，形成具有包括开口的下层侧对准标记(39)的下层侧对准标记构成部(40)；第2金属膜成膜工序，形成第2金属膜(25)；光致抗蚀剂膜形成工序，通过形成光致抗蚀剂膜(41)并对其进行图案化，形成与下层侧对准标记的至少一部分重叠的下层侧对准标记重叠部(42)；蚀刻工序，通过选择性地蚀刻并除去第1金属膜(23)和第2金属膜中的与光致抗蚀剂膜的下层侧对准标记重叠部不重叠的部分，形成包括第2金属膜的上层侧对准标记(38)；以及光致抗蚀剂膜剥离工序，剥离光致抗蚀剂膜。

公开(公告)号：CN110521003B

公开(公告)日：2023-06-09

申请号：CN201880021738.2

申请日：2018-03-19

Applicant: 夏普株式会社

Inventor： 上田辉幸 ,  北川英树 ,  大东彻 ,  今井元 ,  铃木正彦 ,  西宫节治 ,  菊池哲郎 ,  伊藤俊克 ,  原健吾

IPC: H01L29/786 ,  G09F9/00 ,  G09F9/30 ,  H01L21/28 ,  H10K59/00 ,  H01L29/423 ,  H01L29/49 ,  H10K50/00

Abstract: 有源矩阵基板的氧化物半导体TFT(201)具有：氧化物半导体层(107)；上部栅极电极(112)，其隔着栅极绝缘层配置在氧化物半导体层的一部分上；以及源极电极(113)和漏极电极(114)，氧化物半导体层(107)在从基板的法线方向观看时包含：第1部分(p1)，其与上部栅极电极重叠；以及第2部分(p2)，其位于第1部分与源极接触区域或漏极接触区域之间，栅极绝缘层未覆盖第2部分，上部栅极电极(112)具有包含与栅极绝缘层接触的合金层(112L)和配置在合金层上的金属层(112U)的层叠结构，金属层由第1金属元素M形成，合金层由包含第1金属元素M的合金形成，第1金属元素M是Cu、Mo或Cr。

公开(公告)号：CN109491157B

公开(公告)日：2022-04-05

申请号：CN201811057904.2

申请日：2018-09-11

Applicant: 夏普株式会社

Inventor： 原义仁 ,  大东彻 ,  今井元 ,  前田昌纪 ,  北川英树 ,  伊藤俊克 ,  川崎达也

IPC: G02F1/1362 ,  G02F1/1368 ,  G02F1/1343 ,  G02F1/1333

Abstract: 一种显示面板用基板的制造方法，抑制对半导体膜和透明电极膜中的一个膜进行的蚀刻处理、退火处理给另一个膜带来不良影响的事态。其特征在于，具备：像素电极形成工序，在覆盖栅极电极(34)的栅极绝缘膜(38)上形成包括透明电极膜的像素电极(33)；半导体膜形成工序，在像素电极形成工序之后进行，在栅极绝缘膜(38)上以一部分覆盖像素电极(33)的形式形成半导体膜(42)；退火处理工序，在半导体膜形成工序之后进行，对半导体膜(42)进行退火处理；以及蚀刻工序，在退火处理工序之后进行，通过对半导体膜(42)进行蚀刻，将与栅极电极(34)重叠的沟道部(37)形成在与像素电极(33)同一层。

公开(公告)号：CN109597249A

公开(公告)日：2019-04-09

申请号：CN201811142619.0

申请日：2018-09-28

Applicant: 夏普株式会社

Inventor： 北川英树 ,  大东彻 ,  今井元 ,  原义仁 ,  前田昌纪 ,  伊藤俊克 ,  川崎达也

IPC: G02F1/1343 ,  G02F1/1362 ,  G02F1/1345 ,  G02F1/1333

Abstract: 本发明提供一种抑制连接于电极的布线干扰其他布线的情况的显示面板。一种显示面板，其特征在于，具有：玻璃基板；多个像素电极；多个TFT，其与多个像素电极的各个电极电连接；位置检测电极；位置检测布线，其与位置检测电极电连接；端子部，其配置在比位置检测布线更靠上层并配置于非显示区域A2；SOG膜，其在显示区域A1内介于位置检测布线与TFT之间并在非显示区域A2内介于端子部与玻璃基板之间；导电膜，其在玻璃基板中配置于位置检测布线与端子部之间的层且从位置检测布线横跨端子部地延伸并对端子部和位置检测布线进行连接，所述导电膜配置于SOG膜的上层。

公开(公告)号：CN109491157A

公开(公告)日：2019-03-19

申请号：CN201811057904.2

申请日：2018-09-11

Applicant: 夏普株式会社

Inventor： 原义仁 ,  大东彻 ,  今井元 ,  前田昌纪 ,  北川英树 ,  伊藤俊克 ,  川崎达也

IPC: G02F1/1362 ,  G02F1/1368 ,  G02F1/1343 ,  G02F1/1333

Abstract: 一种显示面板用基板的制造方法，抑制对半导体膜和透明电极膜中的一个膜进行的蚀刻处理、退火处理给另一个膜带来不良影响的事态。其特征在于，具备：像素电极形成工序，在覆盖栅极电极(34)的栅极绝缘膜(38)上形成包括透明电极膜的像素电极(33)；半导体膜形成工序，在像素电极形成工序之后进行，在栅极绝缘膜(38)上以一部分覆盖像素电极(33)的形式形成半导体膜(42)；退火处理工序，在半导体膜形成工序之后进行，对半导体膜(42)进行退火处理；以及蚀刻工序，在退火处理工序之后进行，通过对半导体膜(42)进行蚀刻，将与栅极电极(34)重叠的沟道部(37)形成在与像素电极(33)同一层。