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公开(公告)号：CN1452316A
公开(公告)日：2003-10-29
申请号：CN03128531.7
申请日：2003-04-18
Applicant: 松下电器产业株式会社
IPC: H03K3/356
CPC classification number: G11C29/32 , G11C2029/3202
Abstract: 构成扫描路径电路的每个D型触发器(FF)13a－13f具有要在正常操作时选择的正常操作输入电路和要在测试操作时选择的测试操作输入电路，并且在测试操作时从电压产生电路17向每个FF的测试操作输入电路输出具有在电源电压和地电压之间的中间电压的控制信号。在这种情况下，在每个FF中的数据的输出改变量比在施加电源电压的情况下的改变量平滑。因而，增加数据的延迟时间。在测试操作中要提供给每个FF的中间电压根据从测试电路15发出的反馈信号确定，所述测试电路15用于检查扫描输出的数据是否具有错误。
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公开(公告)号：CN1307574C
公开(公告)日：2007-03-28
申请号：CN03106891.X
申请日：2003-03-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3012 , G06F9/30036 , G06F9/3824 , G06F9/3885
Abstract: 数据处理装置包括16个具有寄存器文件和算术运算单元的处理元件，寄存器文件和算术运算单元之间由网络部连接。网络部具有同时实施多个将某个处理元件内的寄存器文件作为输入源，将某个处理元件内的运算单元作为输出目的地的输入输出的选择器。选择器实现同时输入输出，使得即便操作符的分配等产生变化，也可普遍地维持处理元件的运转效率。
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公开(公告)号：CN1512317A
公开(公告)日：2004-07-14
申请号：CN200410002278.9
申请日：1997-11-28
Applicant: 松下电器产业株式会社
IPC: G06F7/544
CPC classification number: G06F9/3001 , G06F7/49921 , G06F7/5443 , G06F7/57
Abstract: 一种用来解码并执行指令的处理器，该处理器包括：正值转换及饱和运算单元，用于：a)当数据为负时，将数据变为零，并且b)当数据超过最大值时，将数据饱和为最大值，其中，转换处理及饱和处理至少两者之一由一个指令来执行。为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理，在使正值饱和运算指令“MCSSTD1”解码的情况下，积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为ON。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSST D1”产生的零值“0x0000_0000”中的任一个。
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Patent Agency Ranking
公开(公告)号：CN100380807C
公开(公告)日：2008-04-09
申请号：CN03128531.7
申请日：2003-04-18
Applicant: 松下电器产业株式会社
IPC: H03K3/356
CPC classification number: G11C29/32 , G11C2029/3202
Abstract: 构成扫描路径电路的每个D型触发器(FF)13a-13f具有要在正常操作时选择的正常操作输入电路和要在测试操作时选择的测试操作输入电路，并且在测试操作时从电压产生电路17向每个FF的测试操作输入电路输出具有在电源电压和地电压之间的中间电压的控制信号。在这种情况下，在每个FF中的数据的输出改变量比在施加电源电压的情况下的改变量平滑。因而，增加数据的延迟时间。在测试操作中要提供给每个FF的中间电压根据从测试电路15发出的反馈信号确定，所述测试电路15用于检查扫描输出的数据是否具有错误。
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公开(公告)号：CN1210647C
公开(公告)日：2005-07-13
申请号：CN97107269.8
申请日：1997-11-28
Applicant: 松下电器产业株式会社
IPC: G06F7/38
CPC classification number: G06F9/3001 , G06F7/49921 , G06F7/5443 , G06F7/57
Abstract: 为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理，在使正值饱和运算指令“MCSST D1”解码的情况下，积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为0N。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSST D1”产生的零值“0x0000_0000”中的任一个。
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公开(公告)号：CN1168000C
公开(公告)日：2004-09-22
申请号：CN97121200.7
申请日：1997-10-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F7/508 , H01L27/0207 , H01L27/092
Abstract: 本发明公开了一种加法电路，把块进位生成逻辑和块进位传输逻辑作成小布局面积高速动作。连续3位的块进位生成逻辑，为G0＝g2+p2·g1+p2·p1·g0；/G0＝/p2+/g2·/p1+/g2·/g1·/g0。即，用1个P型MOS管(106)、2个P型MOS管(104、105)的串联电路(3)以及3个P型MOS管(101、102、103)的串联电路(4)作成上述/G0。用1个N型MOS管(107)、2个N型MOS管(108、109)的串联电路(6)以及3个N型MOS管(110、111、112)的串联电路(7)作成上述G0。
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公开(公告)号：CN1091900C
公开(公告)日：2002-10-02
申请号：CN97112942.8
申请日：1997-06-05
Applicant: 松下电器产业株式会社
Inventor： 三好明
IPC: G06F7/50
CPC classification number: G06F7/5318 , G06F7/49994 , G06F7/5338
Abstract: 本发明目的是在并联乘法器的部分积加法运算中，减轻符号扩展所伴随的时间性损失。用把4∶2压缩器并排起来的进位保存加法器20构成用于对每一个皆是已用2的补数表示的2进数且具有互不相的权重的4个部分积P0、P1、P2和P3进行加法运算的部分积加法器。在各个4∶2压缩器中，4输入中的W输入呈现最短的传播延迟，而Y和Z输入构成关键路径。
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公开(公告)号：CN1181538A
公开(公告)日：1998-05-13
申请号：CN97121200.7
申请日：1997-10-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F7/508 , H01L27/0207 , H01L27/092
Abstract: 在加法电路中,把块进位生成逻辑和块进位传输逻辑作成小布局面积高速动作。连续3位的块进位生成逻辑,为G0=g2+p2·g1+p2·p1·g0;/G0=/p2+/g2·/p1+/g2·/g1·/g0。即,用1个P型MOS管106、2个P型MOS管104、105的串联电路3以及3个P型MOS管101、102、103的串联电路4作成上述/G0。用1个N型NOS管107、2个N型MOS管108、109的串联电路6以及3个N型MOS管110、111、112的串联电路7作成上述G0。
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