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公开(公告)号：CN101393531A
公开(公告)日：2009-03-25
申请号：CN200810211253.8
申请日：2008-09-19
Applicant: 松下电器产业株式会社
IPC: G06F9/50
CPC classification number: G06F9/5011 , G06F2209/501
Abstract: 本发明公开一种程序执行装置。在该程序执行装置中，资源信息获取单元从外部获取处理器资源信息。程序关联单元将所述处理器资源信息与程序相关联。在所述程序被执行时，处理器资源分配单元根据所述处理器资源信息分配处理器资源给该程序。
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公开(公告)号：CN102822809B
公开(公告)日：2015-08-05
申请号：CN201180017753.8
申请日：2011-01-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/5077 , G06F9/45533 , G06F9/461 , G06F9/544 , G06F12/0811 , G06F12/084
Abstract: 计算机系统（100）具备：主存储装置（101）；处理执行部（111），依次执行在多个虚拟处理器上执行的处理；1次高速缓冲存储器（113），在多个虚拟处理器间共享；2次高速缓冲存储器（107），具有按照虚拟处理器的处理器数分割的多个存储区域，各存储区域与各虚拟处理器建立对应，各存储区域存储与该存储区域建立了对应的虚拟处理器所利用的数据；上下文存储器（103），存储每个虚拟处理器的上下文；虚拟处理器控制部（104），进行虚拟处理器的上下文的保存及恢复；1次高速缓冲控制部（112）；以及2次高速缓冲控制部（106）。
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公开(公告)号：CN102334094A
公开(公告)日：2012-01-25
申请号：CN201080009472.3
申请日：2010-03-18
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3851 , G06F8/45 , G06F9/3853
Abstract: 一种并行执行多个线程的命令的多线程处理器(1)，具有：由分别执行命令的多个运算器构成的运算器组(119)；第1命令分组部(108)～第3命令分组部(110)，按照每个线程，将该线程所包含的命令分组为由能够由上述多个运算器同时执行的命令构成的组；线程选择部(114)，通过控制多个线程的命令的执行频度，从而按照多线程处理器(1)的每个执行周期，从多个线程中选择含有对多个运算器发行的命令的线程；以及命令发行部(115)，按照多线程处理器(1)的每个执行周期，对多个运算器发行由线程选择部(114)选择的线程所包含的命令中、被分组后的组的命令。
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公开(公告)号：CN101499035A
公开(公告)日：2009-08-05
申请号：CN200910001401.8
申请日：2009-01-05
Applicant: 松下电器产业株式会社
Inventor： 古贺义宏
IPC: G06F12/08
CPC classification number: G06F12/126 , Y02D10/13
Abstract: 提供一种计算机系统及其控制方法。计算机系统(10)包括：保持大量数据的主存储器(12)；比主存储器(12)高速地存取的高速缓冲存储器(13)；在主存储器(12)和高速缓冲存储器(13)之间控制数据的调换的存储器调换控制装置(15)；和按每个处理单位分割分配高速缓冲存储器(13)的存储器控制装置(14)，存储器调换控制装置(15)保持每个处理单位的优先级信息，使用考虑该优先级的调换算法，进行高速缓冲存储器(13)的线调换，分割并分配高速缓冲存储器(13)时，使处理单位之间部分地共享存储区域后，使分配高速缓冲存储器量自动地变化。即使不进行对多个处理单位的分配高速缓冲存储器量的再次设定，也可应对同时动作的处理单位的增减。
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公开(公告)号：CN103631567A
公开(公告)日：2014-03-12
申请号：CN201310647848.9
申请日：2010-03-18
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3851 , G06F8/45 , G06F9/3853
Abstract: 一种并行执行多个线程的命令的多线程处理器（1），具有：由分别执行命令的多个运算器构成的运算器组（119）；第1命令分组部（108）～第3命令分组部（110），按照每个线程，将该线程所包含的命令分组为由能够由上述多个运算器同时执行的命令构成的组；线程选择部（114），通过控制多个线程的命令的执行频度，从而按照多线程处理器（1）的每个执行周期，从多个线程中选择含有对多个运算器发行的命令的线程；以及命令发行部（115），按照多线程处理器（1）的每个执行周期，对多个运算器发行由线程选择部（114）选择的线程所包含的命令中、被分组后的组的命令。
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Patent Agency Ranking
公开(公告)号：CN102334094B
公开(公告)日：2014-03-05
申请号：CN201080009472.3
申请日：2010-03-18
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3851 , G06F8/45 , G06F9/3853
Abstract: 一种并行执行多个线程的命令的多线程处理器(1)，具有：由分别执行命令的多个运算器构成的运算器组(119)；第1命令分组部(108)～第3命令分组部(110)，按照每个线程，将该线程所包含的命令分组为由能够由上述多个运算器同时执行的命令构成的组；线程选择部(114)，通过控制多个线程的命令的执行频度，从而按照多线程处理器(1)的每个执行周期，从多个线程中选择含有对多个运算器发行的命令的线程；以及命令发行部(115)，按照多线程处理器(1)的每个执行周期，对多个运算器发行由线程选择部(114)选择的线程所包含的命令中、被分组后的组的命令。
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公开(公告)号：CN100442670C
公开(公告)日：2008-12-10
申请号：CN200510005047.8
申请日：2005-01-31
Applicant: 松下电器产业株式会社
CPC classification number: H03M7/40
Abstract: 本可变长度解码装置包括存储器，将与任意地址的低位比特侧存储的数据相同的数据配置并存储在该任意地址的下一地址的高位比特侧；至少具有存储器的比特宽度的缓冲寄存器，存储从存储器装载的数据；地址寄存器，将对存储器的访问地址的值(地址值)存储到高位比特侧，将缓冲寄存器已参照的数据数存储在低位比特侧，通过对缓冲寄存器执行使用已参照数据数和本次参照的数据数的数据移位操作，从缓冲寄存器提取出本次应参照的数据，随着提取出数据，将本次参照的数据数与已参照数据数相加以更新地址寄存器的低位比特侧的已参照数据数，当更新后已参照数据数不进位时，维持地址寄存器的高位比特侧存储的地址值，有进位则使用该进位更新到下一地址值。
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公开(公告)号：CN1862521A
公开(公告)日：2006-11-15
申请号：CN200510092463.6
申请日：2003-06-03
Applicant: 松下电器产业株式会社
IPC: G06F15/80
CPC classification number: G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30145 , G06F9/30167 , G06F9/3885 , G06F9/3887 , G06F15/8015
Abstract: 提供一种执行对作为SIMD运算对象的操作数位置的约束少、弹性高的SIMD运算的处理器。具备解码部(20)和运算部(40)等，若解码部(20)译码命令[vxaddh Rc，Ra，Rb]，则算术逻辑、比较运算器(41)等(i)将寄存器Ra的上位16位与寄存器Rb的下位16位相加，将结果存储在寄存器Rc的上位16位中，同时，(ii)将寄存器Ra的下位16位与寄存器Rb的上位16位相加，将结果存储在寄存器Rc的下位16位中。
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公开(公告)号：CN102203739A
公开(公告)日：2011-09-28
申请号：CN200980144033.0
申请日：2009-10-09
Applicant: 松下电器产业株式会社
IPC: G06F9/50
CPC classification number: G06F9/5027 , G06F9/5016 , G06F2209/504 , Y02D10/22
Abstract: 本发明所涉及的资源分配装置(1)具备：系统信息取得部(101)，取得表示在系统上同时动作的程序群的程序集中模式信息；及资源分配模式决定部(102)，生成对上述程序集中模式信息所示的上述程序群中包括的多个程序分配上述资源的多个资源分配模式，计算在生成的多个资源分配模式下将上述资源分配给上述程序群中包括的多个程序时的、执行该多个程序所需要的处理量的合计，根据计算出的处理量的合计，将生成的上述多个资源分配模式之中的最优的资源分配模式，决定为针对上述程序群中包括的多个程序的资源分配模式。
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公开(公告)号：CN1649274A
公开(公告)日：2005-08-03
申请号：CN200510005047.8
申请日：2005-01-31
Applicant: 松下电器产业株式会社
CPC classification number: H03M7/40
Abstract: 本可变长度解码装置包括存储器，将与任意地址的低位比特侧存储的数据相同的数据配置并存储在该任意地址的下一地址的高位比特侧；至少具有存储器的比特宽度的缓冲寄存器，存储从存储器装载的数据；地址寄存器，将对存储器的访问地址的值(地址值)存储到高位比特侧，将缓冲寄存器已参照的数据数存储在低位比特侧，通过对缓冲寄存器执行使用已参照数据数和本次参照的数据数的数据移位操作，从缓冲寄存器提取出本次应参照的数据，随着提取出数据，将本次参照的数据数与已参照数据数相加以更新地址寄存器的低位比特侧的已参照数据数，当更新后已参照数据数不进位时，维持地址寄存器的高位比特侧存储的地址值，有进位则使用该进位更新到下一地址值。
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