公开(公告)号：CN116128448A

公开(公告)日：2023-05-16

申请号：CN202310026386.2

申请日：2023-01-09

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06Q10/10 ,  G06F9/451

Abstract: 本申请公开了一种FPGA工程项目的设计数据处理方法、装置、电子设备。该方法包括：响应FPGA工程项目的设计数据的输入指令，调用设计数据的命令解释器，进入命令解释器的显示页面；在显示页面中，响应目标项目的创建指令，创建目标项目，以及目标项目与工程信息包之间的映射关系，工程信息包包括工程项目流程的工程步骤和信息；根据映射关系执行工程项目流程，生成当前输入设计数据的目标步骤的前缀信息，前缀信息显示在输入的目标步骤的设计数据的预设位置。解决了相关技术中FPGA工程项目在设计过程中，设计人员无法轻易知晓设计数据所属的设计流程和设计步骤，需要人为查阅和判定，存在效率低，准确率差的问题。

公开(公告)号：CN119902062A

公开(公告)日：2025-04-29

申请号：CN202510088665.0

申请日：2025-01-20

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC: G01R31/3185

Abstract: 本发明涉及芯片测试技术领域，公开了一种触发器资源检测方法、装置、设备及介质，方法应用于FPGA芯片，FPGA芯片包括若干个触发器；方法包括：获取FPGA芯片内的待检测触发器，并将待检测触发器划分为若干个目标测试组；目标测试组内包括至少一个待检测触发器；构建级联链路，级联链路连接各个目标测试组；向级联链路的入口端发送测试信号，并接收级联链路的输出信号；对比测试信号和输出信号，基于对比结果，生成待检测触发器的检测信息。本发明能够提高触发器资源检测的效率。

公开(公告)号：CN118366520B

公开(公告)日：2025-03-11

申请号：CN202410578802.4

申请日：2024-05-10

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC: G11C16/10 ,  G11C16/26 ,  G11C16/34

Abstract: 本发明涉及FPGA编程技术领域，具体涉及一种FPGA加速编程方法及装置，该方法包括：首先将目标FPGA芯片中的CRAM模块划分成多个CRAM子模块，并将各个CRAM子模块与各自相邻近的IP功能单元进行绑定；之后基于应用场景，获取目标FPGA芯片的编程逻辑；最后根据编程逻辑以及CRAM子模块与IP功能单元的绑定关系，通过状态机对CRAM子模块中的指定CRAM子模块进行动态编程。上述方案通过将CRAM模块划分为多个CRAM子模块，根据应用场景选择指定CRAM子模块进行编程，能够在FPGA应用中加速编程的时间，提高灵活性及编程效率。

公开(公告)号：CN118606120B

公开(公告)日：2025-02-14

申请号：CN202311863174.6

申请日：2023-12-29

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F11/22 ,  G06F11/25 ,  G06F11/3668 ,  G06F30/343 ,  G06F30/347

Abstract: 本发明涉及芯片验证技术领域，公开了一种芯片位流验证方法、装置、计算机设备及存储介质。所述方法包括：基于密码算法构建测试用例代码；测试用例代码为行为级的代码；将测试用例代码转换为测试逻辑网表；将测试逻辑网表配置到待测芯片，得到芯片布局布线结果，并生成待测芯片的资源利用率报告；基于芯片布局布线结果生成测试比特流文件；将测试比特流文件加载到待测芯片中，生成待测芯片的功能验证结果；根据待测芯片的资源利用率报告及待测芯片的功能验证结果，确定待测芯片的位流验证结果。上述方案，将密码算法用于构建测试用例代码，提高了测试用例对待测芯片的资源利用率，在实现芯片位流验证功能时效率高。

公开(公告)号：CN119167844A

公开(公告)日：2024-12-20

申请号：CN202411223531.7

申请日：2024-09-02

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名

IPC: G06F30/33 ,  G06F30/331 ,  G06F30/337

Abstract: 本发明涉及集成电路设计技术领域，具体涉及一种实现控制状态机初始化流程的方法及装置，该控制状态机设置在FPGA芯片的可编程逻辑电路中，该方法包括：在控制状态机上电完成后，对控制状态机进行复位与固件加载处理；在固件加载处理完成后，获取目标初始化指令，并根据目标初始化指令对TX发送方向和/或RX接收方向的初始化流程进行组合与独立运行。上述方案在FPGA芯片的可编程逻辑电路中实现控制状态机及其初始化流程，充分利用了FPGA的高度灵活性和可重构性，使得控制状态机的初始化流程可以根据不同的应用场景和需求灵活组合和独立运行。

公开(公告)号：CN118740958B

公开(公告)日：2024-12-10

申请号：CN202410772715.2

申请日：2024-06-14

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: H04L69/18 ,  H04L69/324 ,  H04L7/04

Abstract: 本发明涉及串行解串器设计技术领域，公开了一种串行解串器及网络设备，串行解串器包括先进先出队列模块、物理编码子层模块和物理媒介附加层模块；先进先出队列模块的一端与目标媒体访问控制层模块连接，先进先出队列模块的另一端与物理编码子层模块的一端连接；物理编码子层模块包括第一状态配置机和编码单元，第一状态配置机用于接收配置指令，并用于根据配置指令调整先进先出队列模块的配置信息、编码单元的配置信息和物理媒介附加层模块的配置信息，使先进先出队列模块、编码单元和物理媒介附加层模块适配目标通信协议下的数据传输，本发明使串行解串器能够灵活的对接各种通信协议下的媒体访问控制层模块。

公开(公告)号：CN117807939B

公开(公告)日：2024-12-10

申请号：CN202311850578.1

申请日：2023-12-29

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名

IPC: G06F30/347 ,  G06F30/343 ,  G06F30/392

Abstract: 本发明涉及FPGA技术领域，公开了电路超图确定方法、装置、计算机设备及存储介质，方法包括：获取为FPGA芯片设计的原始电路的拓扑图，并基于拓扑图，确定原始电路中各个逻辑单元对应的拓扑序；在原始电路中确定至少一种异构资源；基于拓扑序，确定每种异构资源中逻辑单元之间的连接信息，并根据逻辑单元与连接信息分别构建每种所述异构资源的超图，以得到原始电路对应的超图合集。本发明降低了通过布局算法求解时超图的复杂度，同时减少了约束条件，降低了布局算法的求解难度。另外，由于不同种异构资源对应的超图之间不存在耦合关系，因此可以对超图合集进行并行运算，进一步提高了求解效率，同时提高了求解质量。

公开(公告)号：CN118133765B

公开(公告)日：2024-10-29

申请号：CN202410210832.X

申请日：2024-02-26

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC: G06F30/394 ,  G06F30/34

Abstract: 本发明涉及芯片设计技术领域，公开了一种芯片布线方法、装置、设备及存储介质，该方法包括：获取预先生成的布线资源，所述布线资源包括起点、终点和至少一条中间路径；获取布线起点和布线终点；基于所述布线资源确定所述布线起点和所述布线终点之间的路径；使用所述路径对应的所述布线资源进行布线。本发明提供布线方法，相比传统布线方法，布线速度有了极大地提升，布线结果更优，布通率更高。

公开(公告)号：CN117855194B

公开(公告)日：2024-10-29

申请号：CN202410026414.5

申请日：2024-01-08

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: H01L23/552 ,  H01L23/66

Abstract: 本发明涉及芯片封装技术领域，公开了一种互连结构及封装结构。互连结构包括第一介质层、第一参考层、第二介质层、导电层、第一导电部及第二导电部，第一参考层位于第一介质层的一侧表面，第二介质层位于第一参考层背离第一介质层的一侧表面，导电层位于第二介质层背离第一参考层的一侧表面，第一导电部贯穿第二介质层与导电层接触，第一导电部另一端适于与基板上的焊盘连接；第二导电部贯穿第二介质层与导电层接触，第二导电部另一端适于与芯片的焊盘连接。第一参考层起到提供参考作用以及屏蔽作用，参考作用降低了高频时传输导体的局部寄生电感并保证均匀的特征阻抗，屏蔽作用抑制了高频信号能量的对外辐射，从而避免了高频信号的变差和失真。

公开(公告)号：CN117783839B

公开(公告)日：2024-10-11

申请号：CN202311818991.X

申请日：2023-12-27

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G01R31/3181 ,  G01R31/317 ,  G01R31/26

Abstract: 本申请涉及芯片测试技术领域，公开了芯片测试方法、装置、计算机设备及存储介质。本申请响应于用户输入的逻辑操作选择指令，从可选逻辑操作集合中确定出所选择的逻辑操作，将可选逻辑操作集合中未被用户选择的所有逻辑操作作为冗余逻辑操作集合，并从各待测功能模块的待验证功能中删除冗余逻辑操作集合中的逻辑操作，仅使用用户选择的逻辑操作对应目标芯片中待测功能模块进行测试。实现在对芯片进行测试时，用户自选需要测试的逻辑操作的目的，避免对所有逻辑操作进行测试的情况，节省了芯片内部资源，并有利于芯片测试时的时序收敛。