公开(公告)号：CN119865534A

公开(公告)日：2025-04-22

申请号：CN202510031128.2

申请日：2025-01-08

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名

IPC: H04L69/12 ,  H04L69/14 ,  H04L69/24 ,  H04L69/18 ,  H04L43/18 ,  H04L1/00

Abstract: 本发明涉及以太网通信技术领域，具体涉及一种基于FPGA的自动协商和链路训练架构及控制方法，该架构包括：PMA物理介质连接模块，包括多个通道，每个通道上设置有AN/LT单元；SWH交换与处理模块，用于接收多个通道数据，并将其分配至相应的PCS物理编码子层模块，以对该通道数据进行编码操作和解码操作；与PCS物理编码子层模块相互独立的AN辅助逻辑模块和AN/LT通道控制逻辑模块，AN辅助逻辑模块用于辅助AN/LT单元的自动协商功能，AN/LT通道控制逻辑模块用于控制AN/LT单元的自动协商和链路训练过程，以及通道重绑定处理。本发明提供了一种更加灵活的AN/LT架构，提升了应对复杂多变工况的能力。

公开(公告)号：CN118643795B

公开(公告)日：2025-03-11

申请号：CN202410663193.2

申请日：2024-05-27

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC: G06F30/398 ,  G06F115/08

Abstract: 本发明涉及芯片测试技术领域，公开了一种用于HardIP的位流验证方法、装置、设备及介质，方法包括：获取待测试HardIP的参数类型及参数约束条件；基于参数类型及参数约束条件，生成RTL文件集合，其中，RTL文件集合包括若干个RTL文件；基于RTL文件，获取位流文件和参考文件，其中，位流文件通过EDA软件生成，参考文件基于RTL文件中的RTL参数生成；对比位流文件和参考文件，并基于对比结果获取位流验证结果。本发明能够减少HardIP位流验证所需计算资源。

公开(公告)号：CN118194792B

公开(公告)日：2024-11-08

申请号：CN202311824807.2

申请日：2023-12-27

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F30/343 ,  G06F30/347 ,  G06F7/58

Abstract: 本申请涉及FPGA布局技术领域，具体涉及一种基于节点复制的FPGA延时优化方法及装置；该方法包括：获取初始网表与布局结果，并对该初始网表与布局结果进行时序分析，以获取关键路径；基于节点偏差对该关键路径进行多次迭代处理，并在每次迭代过程中，获取该关键路径上的待复制节点，确定该待复制节点的复制位置；将该待复制节点复制在该复制位置上，并对该待复制节点对应的原节点的输出信号进行重新分配，以获取本次迭代结果；根据多次迭代处理结果，获取最优的网表与布局结果。上述方案通过对关键路径上特定的节点进行复制并重新布局，改变原本的关键路径，从而实现减少延时的效果。

公开(公告)号：CN118740958A

公开(公告)日：2024-10-01

申请号：CN202410772715.2

申请日：2024-06-14

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: H04L69/18 ,  H04L69/324 ,  H04L7/04

Abstract: 本发明涉及串行解串器设计技术领域，公开了一种串行解串器及网络设备，串行解串器包括先进先出队列模块、物理编码子层模块和物理媒介附加层模块；先进先出队列模块的一端与目标媒体访问控制层模块连接，先进先出队列模块的另一端与物理编码子层模块的一端连接；物理编码子层模块包括第一状态配置机和编码单元，第一状态配置机用于接收配置指令，并用于根据配置指令调整先进先出队列模块的配置信息、编码单元的配置信息和物理媒介附加层模块的配置信息，使先进先出队列模块、编码单元和物理媒介附加层模块适配目标通信协议下的数据传输，本发明使串行解串器能够灵活的对接各种通信协议下的媒体访问控制层模块。

公开(公告)号：CN118607426A

公开(公告)日：2024-09-06

申请号：CN202411076126.7

申请日：2024-08-07

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F30/327 ,  G06F16/901 ,  G06F115/06

Abstract: 本发明涉及逻辑优化技术领域，具体涉及一种AIG冗余逻辑优化方法及装置，该方法包括：首先获取输入的目标AIG图，对该目标AIG图中的AIG子图进行替换优化处理，并获取初步优化AIG图；之后计算该初步优化AIG图中每个节点对应的模拟真值表，并基于该模拟真值表清除该初步优化AIG图中的冗余节点；在冗余节点清除完成后，对该初步优化AIG图中的每条边进行异或器随机仿真处理，基于异或器随机仿真处理结果删除该初步优化AIG图中的冗余边，最后输出逻辑优化后的最终AIG图。本发明在冗余逻辑优化上从节点与边两个维度出发，以冗余逻辑的角度进一步提升了目标AIG图的优化空间与优化效果，提升优化效果。

公开(公告)号：CN118585386A

公开(公告)日：2024-09-03

申请号：CN202410620210.4

申请日：2024-05-17

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F11/22 ,  G01R31/3185 ,  G01R31/317

Abstract: 本发明涉及FPGA技术领域，公开了一种FPGA互联资源的量产测试方法、装置、设备及存储介质。其中，方法包括：获取待检测FPGA芯片中全局互联资源的倍线类型以及局部互联资源的线的类型，在单位图块内部，基于全局互联资源的倍线类型以及局部互联资源的线的类型，建立全局互联资源与局部互联资源全覆盖连接，得到单位互联结果，将单位图块内的单位互联结果，扩展至全芯片，得到待检测FPGA芯片的互联结果，基于互联结果对待检测FPGA芯片进行量产测试，得到故障单位图块。本发明同时考虑全局线型和局部线型的连接关系，引入触发器，实现以图块为粒度进行故障分析及故障定位，以减少量产测试的配置次数、提高测试效率并提高故障定位的准确率。

公开(公告)号：CN118170954B

公开(公告)日：2024-08-09

申请号：CN202410581196.1

申请日：2024-05-11

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F16/901 ,  G06F16/906

Abstract: 本发明涉及逻辑综合领域，公开了一种AIG库构建方法及装置，方法包括：获取AIG库的约束条件，并基于约束条件生成第一AIG图；获取第一AIG图上各个节点的真值表索引，其中真值表索引基于节点的输出结果获得；获取第一AIG图上各个节点对应的AIG子图；基于真值表索引，对AIG子图的类型进行分类；针对其中任一目标类型，对比目标类型下的AIG子图，并得到目标类型下的优化图；构建包含所有目标类型的优化图的AIG库。本发明能够解决目前AIG库构建效率和完备性不足的问题。

公开(公告)号：CN117673039B

公开(公告)日：2024-08-09

申请号：CN202311639166.3

申请日：2023-12-01

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC: H01L23/538 ,  H01L23/498 ,  H01L23/12 ,  H01L25/065

Abstract: 本发明涉及芯片封装技术领域，具体涉及一种FPGA三维芯粒封装结构。本发明提供一种FPGA三维芯粒封装结构，包括：若干堆叠设置的FPGA封装模块，FPGA封装模块设置有FPGA芯片和用于互联的微凸块结构；各FPGA封装模块中的元件和微凸块结构的拓扑布局相同；相邻层的FPGA封装模块中，至少部分的微凸块结构布局重叠，相邻的FPGA封装模块中的FPGA芯片，通过重叠位置的微凸块结构实现互联；连接基板，用于设置堆叠的FPGA封装模块，并实现各FPGA封装模块对外的信号传输。本发明提供一种FPGA三维芯粒封装结构，可增大单位面积的FPGA芯粒的容量，提升FPGA芯粒的性能。

公开(公告)号：CN118113660B

公开(公告)日：2024-07-02

申请号：CN202410510458.5

申请日：2024-04-26

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F15/78 ,  G06C3/00

Abstract: 本发明涉及FPGA技术领域，公开了一种FPGA延时优化方法、装置、设备、存储介质及程序产品，该方法包括：获取待优化的FPGA网表及对应的物理信息；基于待优化的FPGA网表及对应的物理信息提取与物理信息的类型对应的预设数量的关键路径；基于关键路径枚举所有查找表组合；确定各查找表组合的收益，并进行排序，基于排序结果进行布尔函数重构，得到优化后的替代查找表组合；基于替代查找表组合，更新待优化的FPGA网表及对应的物理信息；基于更新后的待优化的FPGA网表及对应的物理信息判断是否存在延时优化，确定待优化的FPGA网表及对应的物理信息的优化结果。该方法提升了关键路径的延时优化收益和优化效率。

公开(公告)号：CN118070724B

公开(公告)日：2024-07-02

申请号：CN202410253844.0

申请日：2024-03-06

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名

IPC: G06F30/343 ,  G06F30/347

Abstract: 本发明涉及FPGA延时优化技术领域，公开了FPGA延时优化方法、装置、计算机设备及存储介质，方法包括：将用户设计的电路转化为目标网表；将目标网表中的节点映射到FPGA芯片的对应位置，获得各节点在FPGA芯片上的位置；对电路中的寄存器进行移动操作，更新目标网表和各节点在FPGA芯片上的位置；进行时序分析，获得优化结果；若优化结果为更优，判断更新次数是否达到预设更新次数阈值；若未达到预设更新次数阈值，将更新后的目标网表作为目标网表，将更新后的各节点在FPGA芯片上的位置作为目标网中各节点在FPGA芯片上的位置，返回执行对电路中的寄存器进行移动操作的步骤。本发明作用在布局阶段之后，延时优化效率高。