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公开(公告)号：CN106055725A
公开(公告)日：2016-10-26
申请号：CN201610203484.9
申请日：2016-04-01
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 公开了一种制造半导体装置的方法，所述制造半导体装置的方法包括：提供用于形成相邻的第一逻辑单元和第二逻辑单元以及相邻的虚设单元和第三逻辑单元的前导电线和后导电线。来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离。来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离。第二参考距离大于第一参考距离。
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公开(公告)号：CN105515556A
公开(公告)日：2016-04-20
申请号：CN201510665041.7
申请日：2015-10-14
Applicant: 三星电子株式会社
IPC: H03K17/28
CPC classification number: H03K5/12 , H03K5/13 , H03K17/687 , H03K2005/00215
Abstract: 提供了双向延迟电路及包括该双向延迟电路的集成电路。所述双向延迟电路包括输入驱动电路和延迟开关电路。输入驱动电路连接在输入节点与中间节点之间，输入驱动电路放大通过输入节点接收到的输入信号以产生通过中间节点的中间信号。延迟开关电路连接在中间节点与延迟节点之间，延迟开关电路响应于栅极信号来使中间信号的上升沿和下降沿延迟以产生通过延迟节点的延迟信号。栅极信号可以响应于输入信号而转变。使用响应于输入信号而转变的栅极信号，输入信号的上升沿和下降沿均被延迟，从而用较小的电路面积来实现较大的延迟量。
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公开(公告)号：CN116110850A
公开(公告)日：2023-05-12
申请号：CN202211355938.6
申请日：2022-11-01
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/50
Abstract: 提供了一种包括多个堆叠的金属层的集成电路和制造该集成电路的方法。所述方法包括以下步骤：设置多个标准单元，所述多个标准单元中的每个标准单元包括分别形成在所述多个金属层上的单元图案；以及在所述多个金属层之中的包括分别形成在多条迹线上的图案的特定金属层上，基于形成在所述多条迹线中的特定迹线上的相邻图案之间的间隔超过参考值而在所述相邻图案之间形成附加图案，所述图案在第一方向上延伸，所述多条迹线在第二方向上彼此间隔开。
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公开(公告)号：CN115020401A
公开(公告)日：2022-09-06
申请号：CN202210149873.3
申请日：2022-02-18
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/394
Abstract: 发明构思涉及一种集成电路以及集成电路的设计方法。该集成电路包括连续布置在具有第一高度的行和具有不同于第一高度的第二高度的行上的第一标准单元。集成电路还包括连续布置在具有第一高度的行和具有第二高度的行上的第二标准单元、形成在所述多行的边界上并被配置为向标准单元供给第一电源电压的多条第一电源线、以及形成在所述多行的边界上并被配置为向标准单元供给第二电源电压的多条第二电源线。向第一标准单元供给电压的电源线的布置顺序不同于向第二标准单元供给电压的电源线的布置顺序。
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公开(公告)号：CN113937101A
公开(公告)日：2022-01-14
申请号：CN202110369109.2
申请日：2021-04-06
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L29/08 , H01L29/10 , H01L27/02
Abstract: 公开了包括位于衬底上的第一逻辑单元和第二逻辑单元的半导体器件。所述第一逻辑单元和所述第二逻辑单元均包括：第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；栅电极，所述栅电极横跨所述第一有源区和所述第二有源区，并且在所述第一方向上纵长地延伸；以及第一金属层，所述第一金属层位于所述栅电极上。所述第一金属层包括在垂直于所述第一方向的第二方向上纵长地延伸并且彼此平行的第一电力线和第二电力线。所述第一逻辑单元和所述第二逻辑单元沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻。所述第一有源区和所述第二有源区在所述第二方向上从所述第一逻辑单元纵长地延伸到所述第二逻辑单元。
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Patent Agency Ranking
公开(公告)号：CN105515556B
公开(公告)日：2020-06-26
申请号：CN201510665041.7
申请日：2015-10-14
Applicant: 三星电子株式会社
IPC: H03K17/28
Abstract: 提供了双向延迟电路及包括该双向延迟电路的集成电路。所述双向延迟电路包括输入驱动电路和延迟开关电路。输入驱动电路连接在输入节点与中间节点之间，输入驱动电路放大通过输入节点接收到的输入信号以产生通过中间节点的中间信号。延迟开关电路连接在中间节点与延迟节点之间，延迟开关电路响应于栅极信号来使中间信号的上升沿和下降沿延迟以产生通过延迟节点的延迟信号。栅极信号可以响应于输入信号而转变。使用响应于输入信号而转变的栅极信号，输入信号的上升沿和下降沿均被延迟，从而用较小的电路面积来实现较大的延迟量。
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公开(公告)号：CN109994136A
公开(公告)日：2019-07-09
申请号：CN201910001696.2
申请日：2019-01-02
IPC: G11C7/22
Abstract: 公开一种半导体器件。所述半导体器件可包括：时钟驱动器，包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线，第一栅极线、第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与第一栅极线和第三栅极线叠置，使得主锁存器电路从第一栅极线接收时钟信号并且从第三栅极线接收反相时钟信号；从锁存器电路，与第二栅极线和第四栅极线叠置，使得从锁存器电路从第二栅极线接收时钟信号并且从第四栅极线接收反相时钟信号。
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公开(公告)号：CN108538829A
公开(公告)日：2018-09-14
申请号：CN201810177416.9
申请日：2018-03-02
IPC: H01L27/02 , H01L27/092 , H01L23/528 , H01L21/8238
CPC classification number: H01L27/11807 , G06F17/5077 , H01L23/528 , H01L27/0207 , H01L2027/11887 , H01L21/823871 , H01L27/092
Abstract: 提供了一种半导体装置及其制造方法，所述半导体装置包括包含PMOSFET区域和NMOSFET区域的基底。第一有源图案位于PMOSFET区域上。第二有源图案位于NMOSFET区域上。栅电极与第一有源图案和第二有源图案交叉并在第一方向上延伸。第一互连线设置在栅电极上并在第一方向上延伸。栅电极在与第一方向交叉的第二方向上以第一节距布置。第一互连线在第二方向上以第二节距布置。第二节距比第一节距小。
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公开(公告)号：CN105701268A
公开(公告)日：2016-06-22
申请号：CN201510638791.5
申请日：2015-09-30
Applicant: 三星电子株式会社
IPC: G06F17/50
Abstract: 公开了一种集成电路和一种设计集成电路的布局的方法。所述设计集成电路的布局的方法包括：在所述布局中放置第一单元；在所述布局中在第一边界处与第一单元相邻地放置第二单元，第一边界介于第一单元与第二单元之间；生成可由处理器运行的多个命令以形成基于布局的半导体设备。第一单元包括第一图案和第二图案。第一图案和第二图案与第一边界相邻，第一图案和第二图案具有不同的颜色，第一图案和第一边界之间的第一边界空间不同于第二图案与第一边界之间的第二边界空间。
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公开(公告)号：CN109994136B
公开(公告)日：2024-08-13
申请号：CN201910001696.2
申请日：2019-01-02
IPC: G11C7/22
Abstract: 公开一种半导体器件。所述半导体器件可包括：时钟驱动器，包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线，第一栅极线、第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与第一栅极线和第三栅极线叠置，使得主锁存器电路从第一栅极线接收时钟信号并且从第三栅极线接收反相时钟信号；从锁存器电路，与第二栅极线和第四栅极线叠置，使得从锁存器电路从第二栅极线接收时钟信号并且从第四栅极线接收反相时钟信号。
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