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公开(公告)号：CN111161764B
公开(公告)日：2024-08-27
申请号：CN201911009858.3
申请日：2019-10-23
Applicant: 三星电子株式会社
IPC: G11C7/06 , G11C7/08 , G11C11/4091
Abstract: 提供一种感测放大器。感测放大器被配置为：将存储在存储器单元中的单元电压感测为2位数据的最高有效位(MSB)和最低有效位(LSB)。感测放大器在单元位线与感测放大器的保持位线电断开的状态下感测2位数据的MSB，并且在单元位线电连接到保持位线的状态下感测2位数据的LSB。感测放大器被配置为在感测2位数据的MSB和LSB之前均衡感测放大器的位线对。感测放大器被配置为将与感测的2位数据的MSB和LSB对应的单元电压恢复到存储器单元。
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公开(公告)号：CN117746945A
公开(公告)日：2024-03-22
申请号：CN202310671766.1
申请日：2023-06-07
Applicant: 三星电子株式会社
IPC: G11C11/4091 , G11C11/408 , G11C11/4094
Abstract: 提供了一种能够自适应地控制偏置的半导体存储器件和操作该半导体存储器件的方法。该半导体存储器件包括：存储单元区，包括被施加第一偏压的多个第一晶体管；以及外围电路区，在第一方向上与存储单元区重叠并且包括被施加第二偏压的多个第二晶体管，对第二偏压的控制与第一偏压不同。
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公开(公告)号：CN110890119B
公开(公告)日：2023-09-19
申请号：CN201910813280.0
申请日：2019-08-30
Applicant: 三星电子株式会社
IPC: G11C11/4094 , G11C7/12
Abstract: 公开电压产生电路、存储器装置和产生位线预充电电压的方法。一种存储器装置包括电压产生电路，电压产生电路包括偏移补偿器，偏移补偿器被配置为：接收参考电压和偏移代码，并将偏移代码链接到参考电压。电压产生电路包括比较器，比较器被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较并输出驱动控制信号。电压产生电路包括驱动器，驱动器被配置为：响应于驱动控制信号输出处于参考电压的目标电平的位线预充电电压。电压产生电路包括背景校准电路，背景校准电路被配置为：产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点。
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公开(公告)号：CN111986727A
公开(公告)日：2020-11-24
申请号：CN202010435845.9
申请日：2020-05-21
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供半导体存储器件和操作半导体存储器件的方法。所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、输入/输出(I/O)选通电路和控制逻辑电路。所述存储单元阵列包括数据区域和奇偶校验区域。所述I/O选通电路连接到所述ECC引擎和所述存储单元阵列。所述控制逻辑电路通过对从存储控制器接收到的命令进行译码来生成控制信号。所述ECC引擎被配置为基于与第一命令相关联的第一写入数据生成第一奇偶校验数据。所述控制逻辑电路还被配置为基于继所述第一命令之后的第二命令的接收定时和参考时间间隔，调整第一写入定时，以将所述第一奇偶校验数据写入所述奇偶检验区域。
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公开(公告)号：CN109036492A
公开(公告)日：2018-12-18
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
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Patent Agency Ranking
公开(公告)号：CN108958342A
公开(公告)日：2018-12-07
申请号：CN201810343039.1
申请日：2018-04-17
Applicant: 三星电子株式会社
IPC: G05F1/46
Abstract: 电压微调电路包括比较器、代码生成器、非易失性存储设备、开关电路和电压生成器。比较器将参考电压与反馈电压进行比较。代码生成器基于比较器的比较结果生成用于对反馈电压进行微调的多个微调代码。如果反馈电压小于参考电压，则代码生成器调整多个微调代码中的用于增大反馈电压的上调代码，并且将多个微调代码中的用于减小反馈电压的下调代码维持在初始值。如果反馈电压大于参考电压，则代码生成器调整下调代码并将上调代码维持在初始值。
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公开(公告)号：CN103578559A
公开(公告)日：2014-02-12
申请号：CN201310306175.0
申请日：2013-07-19
Applicant: 三星电子株式会社
IPC: G11C17/16
CPC classification number: G11C17/16 , G11C11/5692 , G11C17/18 , G11C2211/5624 , G11C2211/563
Abstract: 公开了多电平反熔丝存储器装置及其操作方法。本发明提供了一种反熔丝存储器装置，该反熔丝存储器装置包括反熔丝存储器单元、基准电流产生部件和比较部件。反熔丝存储器单元包括反熔丝。基准电流产生部件提供从多个基准电流中选择的基准电流。比较部件将流过反熔丝的单元电流的强度与基准电流的强度比较并且提供与比较结果对应的输出信号。
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公开(公告)号：CN109036492B
公开(公告)日：2024-07-05
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
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公开(公告)号：CN118038921A
公开(公告)日：2024-05-14
申请号：CN202311460490.9
申请日：2023-11-03
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括存储器单元阵列，所述存储器单元阵列包括多个字线和多个位线；多个列选择线，所述多个列选择线延伸到所述存储器单元阵列上并且包括所述存储器单元阵列的第一部分和连接到所述第一部分的第二部分；多个位线感测放大器，每个位线感测放大器连接到位线并且被配置为感测存储在存储器单元中的数据；多个本地感测放大器，每个本地感测放大器被配置为通过连接到本地列选择线的列选择晶体管来从所述位线感测放大器中的一个输出所感测的数据；控制逻辑电路，所述控制逻辑电路产生指示激活字线的行地址信号和指示激活位线的列地址信号；以及列译码器，所述列译码器基于所述列地址信号激活列选择线。
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公开(公告)号：CN117765990A
公开(公告)日：2024-03-26
申请号：CN202311078938.0
申请日：2023-08-25
Applicant: 三星电子株式会社
IPC: G11C7/06
Abstract: 公开了感测放大器、感测放大器的操作方法和存储器装置。感测放大器包括感测放大电路和灵敏度控制电路。感测放大电路包括第一MOS晶体管和第二MOS晶体管。第一MOS晶体管与第一位线和目标存储器单元连接。第二MOS晶体管与第二位线和非目标存储器单元连接。感测放大电路使用第一驱动电压对第一位线和第二位线进行预充电，对偏移进行补偿，并且在目标存储器单元和第一位线之间的电荷共享之后基于第一位线的电压电平的变化来感测目标数据。灵敏度控制电路通过在感测放大电路感测目标数据的同时增大流过第一MOS晶体管的电流的大小，来调节对于指示第一逻辑值的目标数据的感测灵敏度。
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