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公开(公告)号：CN114937699A
公开(公告)日：2022-08-23
申请号：CN202110908867.7
申请日：2021-08-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/417
Abstract: 本公开总体涉及晶体管源极/漏极接触件及其形成方法。在一个实施例中，一种器件包括：栅极结构，位于衬底的沟道区域上；栅极掩模，位于栅极结构上，栅极掩模包括第一电介质材料和杂质，栅极掩模中的杂质的浓度沿着从栅极掩模的上部区域向栅极掩模的下部区域延伸的方向减小；栅极间隔件，位于栅极掩模的侧壁和栅极结构的侧壁上，栅极间隔件包括第一电介质材料和杂质，栅极间隔件中的杂质的浓度沿着从栅极间隔件的上部区域向栅极间隔件的下部区域延伸的方向减小；以及源极/漏极区域，与栅极间隔件以及沟道区域相邻。
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公开(公告)号：CN109585556B
公开(公告)日：2022-01-04
申请号：CN201810920220.4
申请日：2018-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/28
Abstract: 本文描述的实施例在高压退火工艺之后提供热处理工艺以将氢保持在场效应晶体管中的沟道区与栅介电层之间的界面处，同时从栅介电层的主体部分去除氢。热处理工艺可以减小由高压退火引起的阈值电压偏移量。高压退火和热处理工艺可以在形成栅介电层之后的任何时间实施，因此不会中断现有的工艺流程。本发明的实施例还涉及半导体器件性能改进。
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公开(公告)号：CN113823598A
公开(公告)日：2021-12-21
申请号：CN202110403406.4
申请日：2021-04-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L29/10
Abstract: 本公开说明半导体结构与其形成方法。半导体结构可包含基板、具有第一高度与第一宽度的第一鳍状结构形成于基板上、具有第二高度与第二宽度的第二鳍状结构形成于基板上、与绝缘堆叠形成于第一鳍状结构与第二鳍状结构的下侧部分上。第二高度可实质上等于第一高度，且第二宽度可大于第一宽度。绝缘堆叠的上表面可低于第一鳍状结构与第二鳍状结构的上表面。
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公开(公告)号：CN113113301A
公开(公告)日：2021-07-13
申请号：CN202110143571.0
申请日：2021-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/311
Abstract: 本发明实施例提供一种半导体结构的形成方法。施加至图案密度不同的多个第一沟槽与第二沟槽上的旋转涂布层作为光刻胶堆叠中的底层。为减少旋转涂布层的厚度差异，在旋转涂布层上进行两步热处理工艺。两步热处理工艺中的第一热处理步骤的第一温度低于旋转涂布层的交联温度以使旋转涂布层流动，而两步热处理工艺中的第二热处理步骤的第二温度使旋转涂布层交联。
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公开(公告)号：CN111128738A
公开(公告)日：2020-05-08
申请号：CN201911044198.2
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8238 , H01L27/092 , H01L27/11 , H01L29/78
Abstract: 本公开涉及半导体器件及其形成方法。一种形成半导体器件的方法，包括：对半导体衬底执行第一注入工艺以形成深p阱区域，利用扩散阻滞元素对半导体衬底执行第二注入工艺以形成共同注入区域，以及对半导体衬底执行第三注入工艺，以在深p阱区域上方形成浅p阱区域。共同注入区域通过浅p阱区域的一部分与半导体衬底的顶表面间隔开，并且深p阱区域和浅p阱区域彼此连接。形成n型鳍式场效应晶体管(FinFET)，其中深p阱区域和浅p阱区域用作n型FinFET的阱区域。
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Patent Agency Ranking
公开(公告)号：CN110323221A
公开(公告)日：2019-10-11
申请号：CN201811132555.6
申请日：2018-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 提供半导体结构，半导体结构包含栅极结构、源极/漏极结构、介电层、接触插塞。栅极结构位于鳍结构上方，源极/漏极结构位于鳍结构中且与栅极结构相邻，介电层位于栅极结构和源极/漏极结构上方，接触插塞穿透介电层，接触插塞包含第一金属化合物，第一金属化合物包含第III族元素、第IV族元素、第V族元素的其中一者或其组合。
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公开(公告)号：CN108122983A
公开(公告)日：2018-06-05
申请号：CN201710853045.7
申请日：2017-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 在用于形成晶体管的后栅极金属栅极工艺中，在中间晶体管结构上方形成介电层，中间晶体管结构包括伪栅电极，通常由多晶硅形成。诸如图案化多晶硅、平坦化结构的顶层等的各个工艺可以去除介电层的顶部，当形成代替伪栅电极的金属栅极时，这可以导致减少了对栅极高度的控制，减少了对用于FinFET的鳍高度的控制等。增加介电层对来自这些工艺攻击的抵抗力，诸如在实施这种其他的工艺之前通过将硅等注入至介电层内，导致了顶面的较少的去除，并且因此提高了对产生的结构尺寸和性能的控制。本发明实施例涉及用于制造多栅极晶体管的工艺和产生的结构。
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公开(公告)号：CN108074981A
公开(公告)日：2018-05-25
申请号：CN201710212206.4
申请日：2017-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7851 , H01L21/31155 , H01L29/1054 , H01L29/16 , H01L29/41758 , H01L29/66545 , H01L29/66795 , H01L29/7843 , H01L29/785
Abstract: 本公开实施例公开半导体装置。装置包含半导体鳍状物。栅极堆叠位于半导体鳍状物上。栅极堆叠包含栅极介电物于半导体鳍状物上，以及栅极位于栅极介电物上。栅极与栅极介电物的上表面彼此齐平。第一层间介电物与半导体鳍状物上的栅极堆叠相邻。第一层间介电物施加压缩应力至栅极堆叠上。
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公开(公告)号：CN104347423B
公开(公告)日：2017-09-08
申请号：CN201310662452.1
申请日：2013-12-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
CPC classification number: H01L29/665 , H01L21/2254 , H01L21/28518 , H01L21/76224 , H01L29/1054 , H01L29/66545 , H01L29/6659 , H01L29/66651 , H01L29/66803
Abstract: 本发明公开了集成结和接触件的形成以形成晶体管，其中，一种方法包括在半导体区域上方形成栅极堆叠件，在半导体区域上方沉积杂质层，在杂质层上方沉积金属层。然后实施退火，其中，杂质层中的元素通过退火扩散进半导体区域的一部分内以形成源极/漏极区域，并且金属层与半导体区域的该部分的表面层反应以在源极/漏极区域上方形成源极/漏极硅化物区域。
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公开(公告)号：CN107039531A
公开(公告)日：2017-08-11
申请号：CN201710057352.4
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/417 , H01L21/336
Abstract: 本发明提供一种形成半导体结构的方法，该方法包括：提供具有第一区域和第二区域的半导体衬底；在半导体衬底上的第一区域内形成第一栅极以及在第二区域内形成第二栅极；在第一区域内的半导体衬底中形成具有N型掺杂剂的第一半导体材料的第一源极/漏极部件；在第二区域内的半导体衬底中形成具有P型掺杂剂的第二半导体材料的第二源极/漏极部件。该方法进一步包括为第一源极/漏极部件形成第一硅化物部件以及为第二源极/漏极部件形成第二硅化物部件；以及对第一区域和第二区域实施核素的离子注入工艺，从而将该核素引入第一硅化物部件和第二源极/漏极部件。本发明还提供一种半导体结构。
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