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公开(公告)号：CN112447715B
公开(公告)日：2025-04-25
申请号：CN202010883722.1
申请日：2020-08-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请公开了FINFET器件和方法。一种器件，包括从半导体衬底延伸的鳍；在鳍之上的栅极堆叠；在栅极堆叠的侧壁上的第一间隔件；在与第一间隔件相邻的鳍中的源极/漏极区域；在栅极堆叠、第一间隔件和源极/漏极区域之上延伸的层间电介质层(ILD)，ILD具有第一部分和第二部分，其中ILD的第二部分比ILD的第一部分更靠近栅极堆叠；延伸穿过ILD并接触源极/漏极区域的接触插塞；在接触插塞的侧壁上的第二间隔件；以及第一隔离件和第二隔离件之间的气隙，其中，ILD的第一部分延伸穿过气隙并与第二间隔件物理接触，其中，ILD的第一部分密封气隙。
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公开(公告)号：CN113793834B
公开(公告)日：2024-05-24
申请号：CN202011628053.X
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体器件及其形成方法。一种方法包括：形成金属性特征；在金属性特征之上形成蚀刻停止层；用掺杂剂注入金属性特征；在蚀刻停止层之上形成电介质层；执行第一蚀刻工艺以蚀刻电介质层和蚀刻停止层，以形成第一开口；执行第二蚀刻工艺以蚀刻金属性特征，并在金属性特征中形成第二开口，其中第二开口与第一开口接合；以及用金属性材料填充第一开口和第二开口以形成接触插塞。
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公开(公告)号：CN115472571A
公开(公告)日：2022-12-13
申请号：CN202210338580.X
申请日：2022-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开涉及半导体结构及其制造方法。一种方法包括形成源极/漏极区域，在源极/漏极区域上方形成电介质层，以及蚀刻电介质层以形成接触开口。源极/漏极区域暴露于接触开口。该方法还包括沉积延伸到接触开口中的电介质间隔件层，蚀刻电介质间隔件层以在接触开口中形成接触间隔件，在沉积电介质间隔件层之后通过接触开口向源极/漏极区域中注入掺杂剂，以及形成接触插塞以填充接触开口。
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公开(公告)号：CN115376901A
公开(公告)日：2022-11-22
申请号：CN202210705247.8
申请日：2022-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/265 , H01J37/317
Abstract: 一种半导体制造方法，包括：沿着平移路径相对于离子束移动多个感测器；获取由感测器所产生的感测器信号；将所获取的感测器信号转换成代表离子束的二维轮廓的数据集；从数据集产生离子束的多个第一一维轮廓；通过将离子束的第一一维轮廓中的每一者空间反转来产生离子束的多个第二一维轮廓；通过将第一一维轮廓中的每一者的第一电流密度值与第二一维轮廓中的对应一者的第二电流密度值迭加来产生离子束的多个第三一维轮廓；以及根据第三一维轮廓，决定是否继续使用离子束对晶圆进行植入制程。
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公开(公告)号：CN113793834A
公开(公告)日：2021-12-14
申请号：CN202011628053.X
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体器件及其形成方法。一种方法包括：形成金属性特征；在金属性特征之上形成蚀刻停止层；用掺杂剂注入金属性特征；在蚀刻停止层之上形成电介质层；执行第一蚀刻工艺以蚀刻电介质层和蚀刻停止层，以形成第一开口；执行第二蚀刻工艺以蚀刻金属性特征，并在金属性特征中形成第二开口，其中第二开口与第一开口接合；以及用金属性材料填充第一开口和第二开口以形成接触插塞。
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Patent Agency Ranking
公开(公告)号：CN110556360B
公开(公告)日：2021-09-24
申请号：CN201910211336.5
申请日：2019-03-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L21/768
Abstract: 本发明提供了用于在不使用粘合层或阻挡层的情况下在介电层中形成导电部件的方法以及由其形成的器件。在一些实施例中，结构包括位于衬底上方的介电层以及设置为穿过介电层的导电部件。介电层具有靠近衬底的下表面和远离衬底的顶面。导电部件与介电层直接接触，并且介电层包括注入物质。介电层中的注入物质的浓度在介电层的顶面附近具有峰值浓度，并且注入物质的浓度在朝向介电层的下表面的方向上从峰值浓度降低。本发明的实施例还涉及使用注入防止金属损失。
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公开(公告)号：CN108122983B
公开(公告)日：2020-10-02
申请号：CN201710853045.7
申请日：2017-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 在用于形成晶体管的后栅极金属栅极工艺中，在中间晶体管结构上方形成介电层，中间晶体管结构包括伪栅电极，通常由多晶硅形成。诸如图案化多晶硅、平坦化结构的顶层等的各个工艺可以去除介电层的顶部，当形成代替伪栅电极的金属栅极时，这可以导致减少了对栅极高度的控制，减少了对用于FinFET的鳍高度的控制等。增加介电层对来自这些工艺攻击的抵抗力，诸如在实施这种其他的工艺之前通过将硅等注入至介电层内，导致了顶面的较少的去除，并且因此提高了对产生的结构尺寸和性能的控制。本发明实施例涉及用于制造多栅极晶体管的工艺和产生的结构。
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公开(公告)号：CN110556360A
公开(公告)日：2019-12-10
申请号：CN201910211336.5
申请日：2019-03-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L21/768
Abstract: 本发明提供了用于在不使用粘合层或阻挡层的情况下在介电层中形成导电部件的方法以及由其形成的器件。在一些实施例中，结构包括位于衬底上方的介电层以及设置为穿过介电层的导电部件。介电层具有靠近衬底的下表面和远离衬底的顶面。导电部件与介电层直接接触，并且介电层包括注入物质。介电层中的注入物质的浓度在介电层的顶面附近具有峰值浓度，并且注入物质的浓度在朝向介电层的下表面的方向上从峰值浓度降低。本发明的实施例还涉及使用注入防止金属损失。
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公开(公告)号：CN110544720A
公开(公告)日：2019-12-06
申请号：CN201910385287.7
申请日：2019-05-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/08 , H01L29/78 , H01L21/324 , H01L21/265
Abstract: 本公开涉及一种半导体制程的方法。此处所述的实施例一般关于形成超浅接面于p型源极/漏极区中，且超浅接面具有高掺质浓度与低接点电阻。在一实施例中，方法包括形成源极/漏极区于基板上的主动区中，且源极/漏极区包含锗；进行采用镓的离子布植制程，以形成非晶区于源极/漏极区中；进行采用掺质的离子布植制程至非晶区中；以及对非晶区进行热制程。
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公开(公告)号：CN110783274B
公开(公告)日：2022-12-02
申请号：CN201910700892.9
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开涉及集成电路器件及其制造方法。一种方法，包括：在半导体衬底的第一部分上形成栅极堆叠；移除半导体衬底的位于栅极堆叠的一侧上的第二部分以形成凹槽；从凹槽开始生长半导体区域；用杂质注入半导体区域；以及在半导体区域上执行熔化退火，其中，半导体区域的至少一部分在熔化退火期间熔化。
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