公开(公告)号：CN101013697B

公开(公告)日：2010-05-26

申请号：CN200710085641.1

申请日：2004-11-04

Applicant: 松下电器产业株式会社

Inventor： 松村阳一 ,  大桥贵子 ,  藤村克也 ,  伊藤千寻 ,  谷口博树

IPC: H01L27/02 ,  H01L23/522 ,  H01L21/82 ,  H01L21/768 ,  G06F17/50

Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。

公开(公告)号：CN1309045C

公开(公告)日：2007-04-04

申请号：CN200410088391.3

申请日：2004-11-04

Applicant: 松下电器产业株式会社

Inventor： 松村阳一 ,  大桥贵子 ,  藤村克也 ,  伊藤千寻 ,  谷口博树

IPC: H01L21/82 ,  G06F17/50

Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。

公开(公告)号：CN1595638A

公开(公告)日：2005-03-16

申请号：CN200410035190.7

申请日：2004-04-30

Applicant: 松下电器产业株式会社

Inventor： 松村阳一 ,  大桥贵子 ,  藤村克也 ,  伊藤千寻 ,  谷口博树

IPC: H01L21/82 ,  G06F17/50

CPC classification number: G06F17/5031 ,  G06F1/10 ,  G06F17/5045 ,  G06F17/5059 ,  G06F2217/12 ,  Y02P90/265

Abstract: 本发明提供一种半导体集成电路，在该半导体集成电路中，即使存在制造可变性也不可能发生定时错误。包含于第一和第二时钟电路(11和12)中的逻辑单元(16和17)分别由统一尺寸的晶体管形成。即使存在制造可变性，第一时钟电路(11)的延迟时间t1和第二时钟电路(12)的延迟时间t2增加或减少相同的时间量。因此，在第二触发器(15)中不可能发生定时错误。包含于每个时钟单元中的逻辑单元可由具有均匀矩形形状的扩散区的晶体管形成。