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公开(公告)号：CN101064302A
公开(公告)日：2007-10-31
申请号：CN200710102009.3
申请日：2007-04-26
Applicant: 松下电器产业株式会社
IPC: H01L27/00 , H01L27/02 , H01L23/522 , H01L23/528 , H01L21/82 , H01L21/768 , G06F17/50
CPC classification number: H01L27/0203 , H01L27/118
Abstract: 本发明公开了一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。构成与栅极(10)连接的配线(11、12、13)的配线层(M1～M3)中，各配线被设置为不覆盖天线保护元件(17)的活性区域上方。另一方面，其上层的配线层(M4)中设置的配线(18)，被设置为至少部分覆盖天线保护元件(17)的活性区域上方。
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公开(公告)号：CN101034419A
公开(公告)日：2007-09-12
申请号：CN200710088903.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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公开(公告)号：CN101013697A
公开(公告)日：2007-08-08
申请号：CN200710085641.1
申请日：2004-11-04
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L23/522 , H01L21/82 , H01L21/768 , G06F17/50
Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。
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公开(公告)号：CN1916921A
公开(公告)日：2007-02-21
申请号：CN200610154004.0
申请日：2004-04-30
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5031 , G06F1/10 , G06F17/5045 , G06F17/5059 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供一种半导体集成电路，在该半导体集成电路中，即使存在制造可变性也不可能发生定时错误。包含于第一和第二时钟电路(11和12)中的逻辑单元(16和17)分别由统一尺寸的晶体管形成。即使存在制造可变性，第一时钟电路(11)的延迟时间t1和第二时钟电路(12)的延迟时间t2增加或减少相同的时间量。因此，在第二触发器(15)中不可能发生定时错误。包含于每个时钟单元中的逻辑单元可由具有均匀矩形形状的扩散区的晶体管形成。
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公开(公告)号：CN1916922A
公开(公告)日：2007-02-21
申请号：CN200610154005.5
申请日：2004-04-30
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5031 , G06F1/10 , G06F17/5045 , G06F17/5059 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供一种半导体集成电路，在该半导体集成电路中，即使存在制造可变性也不可能发生定时错误。包含于第一和第二时钟电路(11和12)中的逻辑单元(16和17)分别由统一尺寸的晶体管形成。即使存在制造可变性，第一时钟电路(11)的延迟时间t1和第二时钟电路(12)的延迟时间t2增加或减少相同的时间量。因此，在第二触发器(15)中不可能发生定时错误。包含于每个时钟单元中的逻辑单元可由具有均匀矩形形状的扩散区的晶体管形成。
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Patent Agency Ranking
公开(公告)号：CN1614766A
公开(公告)日：2005-05-11
申请号：CN200410088391.3
申请日：2004-11-04
Applicant: 松下电器产业株式会社
Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。
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公开(公告)号：CN101504676A
公开(公告)日：2009-08-12
申请号：CN200910000773.9
申请日：2009-01-12
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/0207 , G06F17/5031 , H01L24/02 , H01L2924/01004 , H01L2924/10253 , H01L2924/14 , H01L2924/00
Abstract: 作为用于考虑从焊盘引起的应力的不利影响，提出了两种方法。作为一种方法，当计算由应力的不利影响引起的单元的延迟变化值时，计算的延迟变化值施加到所述单元，以便通过考虑应力的不利影响而执行定时分析等。于是，为了通过以不对位于所述焊盘下的通路、布线线路以及单元引起从所述焊盘施加的应力的不利影响的方式采用上述分析的结果而设计倒装芯片型LSI，采用不布置通路的物理结构。
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公开(公告)号：CN1316412C
公开(公告)日：2007-05-16
申请号：CN200410068389.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
IPC: G06F17/50
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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公开(公告)号：CN1953180A
公开(公告)日：2007-04-25
申请号：CN200610148449.8
申请日：2004-11-04
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L23/522 , H01L21/82 , H01L21/768 , G06F17/50
CPC classification number: G06F17/5068 , H01L27/11807
Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。
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公开(公告)号：CN1607657A
公开(公告)日：2005-04-20
申请号：CN200410068389.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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