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公开(公告)号：CN102157523A
公开(公告)日：2011-08-17
申请号：CN201110075444.8
申请日：2008-04-03
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/11807 , H01L27/0207
Abstract: 本发明提供一种标准单元和具有该标准单元的半导体装置。在标准单元中，信号布线(11)沿第一方向延伸。信号布线(12、13)沿实质上与第一方向垂直的第二方向延伸，且隔着信号布线(11)而对置。并且，信号布线(12、13)的布线宽度比信号布线(11)的布线宽度大。由此，对被布线端夹持的信号布线，防止由细部引起的断线，实现器件的制造成品率的提高。
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公开(公告)号：CN101034419A
公开(公告)日：2007-09-12
申请号：CN200710088903.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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公开(公告)号：CN1316412C
公开(公告)日：2007-05-16
申请号：CN200410068389.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
IPC: G06F17/50
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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公开(公告)号：CN1953180A
公开(公告)日：2007-04-25
申请号：CN200610148449.8
申请日：2004-11-04
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L23/522 , H01L21/82 , H01L21/768 , G06F17/50
CPC classification number: G06F17/5068 , H01L27/11807
Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。
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公开(公告)号：CN1607657A
公开(公告)日：2005-04-20
申请号：CN200410068389.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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Patent Agency Ranking
公开(公告)号：CN101013697B
公开(公告)日：2010-05-26
申请号：CN200710085641.1
申请日：2004-11-04
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L23/522 , H01L21/82 , H01L21/768 , G06F17/50
Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。
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公开(公告)号：CN1309045C
公开(公告)日：2007-04-04
申请号：CN200410088391.3
申请日：2004-11-04
Applicant: 松下电器产业株式会社
Abstract: 在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。
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公开(公告)号：CN1595638A
公开(公告)日：2005-03-16
申请号：CN200410035190.7
申请日：2004-04-30
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5031 , G06F1/10 , G06F17/5045 , G06F17/5059 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供一种半导体集成电路，在该半导体集成电路中，即使存在制造可变性也不可能发生定时错误。包含于第一和第二时钟电路(11和12)中的逻辑单元(16和17)分别由统一尺寸的晶体管形成。即使存在制造可变性，第一时钟电路(11)的延迟时间t1和第二时钟电路(12)的延迟时间t2增加或减少相同的时间量。因此，在第二触发器(15)中不可能发生定时错误。包含于每个时钟单元中的逻辑单元可由具有均匀矩形形状的扩散区的晶体管形成。
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公开(公告)号：CN101743633A
公开(公告)日：2010-06-16
申请号：CN200980000543.0
申请日：2009-02-24
Applicant: 松下电器产业株式会社
IPC: H01L21/82 , H01L21/822 , H01L27/04
CPC classification number: H01L27/0207 , H01L23/522 , H01L23/5286 , H01L27/11807 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路的布局构造，可以不增加OPC校正的数据量和处理时间，就使接近单元分界的金属布线的变细或断线防止于未然。在沿第1方向配置的电源布线(m1)与接地布线(m2)所夹的区域，第1和第2单元被邻接配置在第1方向上，它们各自具有实现电路功能的晶体管和单元内布线。在第1和第2单元的分界部，以不使电源布线(m1)与接地布线(m2)短路的方式，配置有在与第1方向正交的第2方向上延伸的金属布线(d2)。
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公开(公告)号：CN101281906A
公开(公告)日：2008-10-08
申请号：CN200810091823.4
申请日：2008-04-03
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/11807 , H01L27/0207
Abstract: 本发明提供一种标准单元，其中，信号布线(11)沿第一方向延伸。信号布线(12、13)沿实质上与第一方向垂直的第二方向延伸，且隔着信号布线(11)而对置。并且，信号布线(12、13)的布线宽度比信号布线(11)的布线宽度大。由此，对被布线端夹持的信号布线，防止由细部引起的断线，实现器件的制造成品率的提高。
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