处理器系统、总线控制方法和半导体装置

    公开(公告)号:CN101324870A

    公开(公告)日:2008-12-17

    申请号:CN200810095938.0

    申请日:2008-04-25

    Abstract: 提供多处理器系统、总线控制方法和半导体装置,在访问共有存储器的多个主单元之间均等地分配对共有存储器的访问性能,且构成简单,其具备:发行用于访问共有存储器的访问请求的多个主单元(PU0、PU1);和分离传送型总线IF部(4-10),分离地执行受理所述访问请求的请求阶段、与根据受理的访问请求进行数据传送的传送阶段;其中,所述总线IF部(4-10)在从1个主单元不空出规定期间地连续发行多个访问请求的情况下,将对应于该多个访问请求的传送阶段的连续执行次数限制为最多N次。

    外部设备访问装置
    12.
    发明公开

    公开(公告)号:CN101198940A

    公开(公告)日:2008-06-11

    申请号:CN200680021374.5

    申请日:2006-06-06

    CPC classification number: G06F13/385

    Abstract: 地址控制部(114)根据从主设备(101)的向外部设备(102)的写入请求,将来自主设备(101)的写入地址(150)和写入数据(151)分别存储到写入地址存储部(110)和写入数据存储部(111),并且将受理信号(155)输出到主设备,而且,对由写入地址指定的外部设备(102),写入该写入数据,在由主设备(101)将读出地址存储到读出地址存储部(112)时,从由该读出地址指定的外部设备(102)读出数据,并存储到读出数据存储部(113)。

    总线控制器
    13.
    发明公开

    公开(公告)号:CN101142562A

    公开(公告)日:2008-03-12

    申请号:CN200680008293.1

    申请日:2006-02-27

    CPC classification number: G06F13/28 G06F13/4059

    Abstract: 提供一种总线控制器,其缩短到闪存结束为止的时间,从而避免处理器的性能恶化。总线控制器(100)包括:FIFO(111),其以先进先出方式暂时保存从处理器向存储器存储的存储数据;闪存指针(112),其保存指向接受了触发信号时存储在FIFO(111)中末尾的数据的指针;存储控制部(113),其按照触发信号,把FIFO(111)保存的数据中的,从开头数据到闪存指针(112)指向的数据为止写入存储器,来对FIFO(111)进行部分闪存;等待电路(102),到存储控制部(113)的部分闪存结束为止,其对由处理器执行的特定存取指令发生等待信号。

    可变流水线级数的数据处理装置

    公开(公告)号:CN1183462C

    公开(公告)日:2005-01-05

    申请号:CN97109602.3

    申请日:1997-03-29

    CPC classification number: G06F9/3867

    Abstract: 数据处理装置设置有对指令进行流水线处理的处理装置和切换处理装置的流水线级数的切换装置;流水线处理的流水线级数可变为n级和更大的m级,流水线处理是以其中某一级数对指令作流水线处理;切换装置在指定为处于第1动作环境情况下使处理装置按n级执行;在指定为处于第2动作环境情况下使处理装置按m级执行。根据提供给数据处理装置的动作时钟的频率和电源电压之任一种区分处于第1还是第2动作环境。

    指令变换装置
    17.
    发明公开

    公开(公告)号:CN1516004A

    公开(公告)日:2004-07-28

    申请号:CN03124390.8

    申请日:1998-08-28

    Abstract: 一种指令变换装置,其中,条件指令是包含条件和操作代码并且只有在此条件成立时才由处理器执行此操作代码所表示的操作的指令;其特征在于,包括:输入装置,用于输入不包含条件指令的指令列;指令列检测装置,用于从所述输入装置输入的指令列中检测出根据预定一个条件是否成立而向同一存储对象分别传送不同传送对象的变换对象指令列;判断装置,用于判断包含与所述变换对象指令列所表示的预定条件相同的条件的条件指令是否被分配到专用处理器的指令集中;变换装置,当所述判断装置的判断结果为已被分配时,将所述变换对象指令列变换为包含所述预定条件的条件指令的指令列,当所述判断装置判断结果为未被分配时,将所述变换对象指令列中所述不同传送对象进行相互替换,变换为包含与所述预定条件具有排他关系的条件的条件指令的指令列。

    用来解码并执行指令的处理器

    公开(公告)号:CN1512317A

    公开(公告)日:2004-07-14

    申请号:CN200410002278.9

    申请日:1997-11-28

    CPC classification number: G06F9/3001 G06F7/49921 G06F7/5443 G06F7/57

    Abstract: 一种用来解码并执行指令的处理器,该处理器包括:正值转换及饱和运算单元,用于:a)当数据为负时,将数据变为零,并且b)当数据超过最大值时,将数据饱和为最大值,其中,转换处理及饱和处理至少两者之一由一个指令来执行。为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理,在使正值饱和运算指令“MCSSTD1”解码的情况下,积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为ON。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSST D1”产生的零值“0x0000_0000”中的任一个。

    电路组控制系统
    20.
    发明公开

    公开(公告)号:CN1427335A

    公开(公告)日:2003-07-02

    申请号:CN02151868.8

    申请日:2002-11-08

    CPC classification number: G06F9/4843

    Abstract: 根据本发明的电路组控制系统,具有从主处理器接收作为顺序的第一命令列和第二命令列,按照基于各命令列的顺序将各命令传送到可执行该命令的电路来分别执行应在多个电路中指定电路中执行的命令的功能,在与执行第一命令列中命令的电路(第一电路)不同的任一电路(第二电路)中,通过执行可由该第二电路执行的第二命令列中的命令,实现对多个命令列的并列执行。

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