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公开(公告)号：CN1174440C
公开(公告)日：2004-11-03
申请号：CN00136080.9
申请日：2000-12-08
Applicant: 株式会社村田制作所
IPC: H01C7/02
CPC classification number: H01C7/025 , H01C1/1406
Abstract: 本发明揭示一种单片半导体陶瓷电子元件，包括钛酸钡系列半导体陶瓷层和内部电极层，并将它们交替地进行叠层，形成外部电极并使其连接到内部电极层上，每个半导体陶瓷层的厚度S对于每个内部电极层的厚度I的比S/I在10到50的范围。内部电极层由镍系列金属组成。
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公开(公告)号：CN1366311A
公开(公告)日：2002-08-28
申请号：CN01143987.4
申请日：2001-12-24
Applicant: 株式会社村田制作所
CPC classification number: H01C17/06533 , C01G23/002 , C01G23/006 , C01P2006/40 , C04B35/4682 , H01C7/021 , H01C7/025 , H01L29/24
Abstract: 一种陶瓷电子部件,它包括具有半导体陶瓷层和内电极的部件本体。所述半导体陶瓷层和内电极交替叠合。半导体陶瓷层的相对密度约为90%或更小并且不含烧结添加剂。部件本体的两侧带有外电极。该陶瓷电子部件具有低电阻和高耐电压。
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公开(公告)号：CN1305194A
公开(公告)日：2001-07-25
申请号：CN00136080.9
申请日：2000-12-08
Applicant: 株式会社村田制作所
IPC: H01C7/02
CPC classification number: H01C7/025 , H01C1/1406
Abstract: 本发明揭示一种单片半导体陶瓷电子元件,包括钛酸钡系列半导体陶瓷层和内部电极层,并将它们交替地进行叠层,形成外部电极并使其连接到内部电极层上,每个半导体陶瓷层的厚度S对于每个内部电极层的厚度I的比S/I在10到50的范围。内部电极层由镍系列金属组成。
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公开(公告)号：CN115735420A
公开(公告)日：2023-03-03
申请号：CN202180046136.4
申请日：2021-06-07
Applicant: 株式会社村田制作所
IPC: H05K3/46
Abstract: 本发明的多层电路基板(1)具备：层叠多个由热塑性树脂构成的树脂层而成的树脂坯体(11)、设置于树脂坯体(11)的多个信号线(12a)和多个接地导体(12b)、以及连接信号线(12a)彼此或者接地导体(12b)彼此的导通导体(13a)和(13b)。接地导体(12b)包含一层或者两层以上的对置接地导体(12c)，该对置接地导体设置于树脂坯体(11)，使得在上述树脂层的层叠方向上与信号线(12a)对置，并且在从上述层叠方向俯视时与信号线(12a)重叠。至少一层对置接地导体(12c)由表面和侧面被导体层(14)覆盖的石墨片(15)构成。在从上述层叠方向俯视时，跨越刚性部(22)和挠性部(23)地配置有石墨片(15)。
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公开(公告)号：CN113366925A
公开(公告)日：2021-09-07
申请号：CN201980090582.8
申请日：2019-11-29
Applicant: 株式会社村田制作所
IPC: H05K1/02
Abstract: 本发明的多层布线基板具备：电介质本体，其由电介质片材多层层叠而成；信号线，其设置于上述电介质本体；接地导体，其设置于上述电介质本体的内部，在上述电介质片材的层叠方向上，该接地导体与上述信号线对置，并且在从上述层叠方向俯视时，该接地导体与上述信号线重叠；以及石墨片材，其设置于上述电介质本体的内部，在上述层叠方向上，该石墨片材在与上述接地导体同一侧，与上述信号线对置，在上述层叠方向上，将上述信号线侧作为上侧，将上述接地导体侧作为下侧时，上述石墨片材的上表面位于与上述接地导体的上表面相同的平面上或者比上述接地导体的上表面靠下侧。
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Patent Agency Ranking
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公开(公告)号：CN102224119A
公开(公告)日：2011-10-19
申请号：CN200980147310.3
申请日：2009-12-11
Applicant: 株式会社村田制作所
CPC classification number: H01C7/025 , C04B35/4682 , C04B35/6262 , C04B35/62645 , C04B2235/3201 , C04B2235/3203 , C04B2235/3208 , C04B2235/3224 , C04B2235/3227 , C04B2235/3262 , C04B2235/3298 , C04B2235/6584 , C04B2235/79 , C04B2235/87 , Y10T428/256
Abstract: 本发明的半导体陶瓷以用一般式AmBO3来表示的具有钙钛矿型构造的BamTiO3系组成物为主成分，按照A位和B位的摩尔比m成为1.001≤m≤1.01的方式来进行配制，并且，用Li以及Na内的至少一种元素、Bi、Ca、以及稀土类元素来置换构成A位的Ba的一部分，且，在设构成上述A位的元素的总摩尔数为1摩尔时，上述Ca的含有量换算为摩尔比是0.05～0.20(优选0.125～0.175)。PTC热敏电阻的部件基体(1)用该半导体陶瓷来形成。由此，能制作出实质不含铅的非铅系的半导体陶瓷，同时保持希望的PTC特性，并具有良好的可靠性。
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公开(公告)号：CN101268528A
公开(公告)日：2008-09-17
申请号：CN200680034323.6
申请日：2006-09-20
Applicant: 株式会社村田制作所
IPC: H01C7/02
Abstract: 本发明的层叠型正特性热敏电阻的半导体陶瓷层，以BaTiO3系陶瓷材料为主成分，Ba位点和Ti位点之比为0.998～1.006且包括从La、Ce、Pr、Nd以及Pm中选择的至少一种元素作为半导体化剂。该层叠型正特性热敏电阻的内部电极层的厚度d以及半导体陶瓷层的厚度D满足d≥0.6μm且d/D＜0.2。从而，即使在实际测量烧结密度降低到理论烧结密度的65～95％这样的半导体陶瓷层的情况下，不采用热处理等烦杂的方法，也能实现室温电阻值随时间的变化率小的层叠型正特性热敏电阻。在半导体体化剂的含有量相对Ti100摩尔部为0.1～0.5摩尔部时，能进行1150℃的低温烧制，能够得到低的室温电阻值和足够大的电阻变化率。
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公开(公告)号：CN1260742C
公开(公告)日：2006-06-21
申请号：CN03153093.1
申请日：2003-08-11
Applicant: 株式会社村田制作所
CPC classification number: C04B35/4682 , C04B2235/3224 , C04B2235/6025 , H01C7/021 , H01C17/006 , H01C17/281
Abstract: 一种叠层型PTC热敏电阻器制造方法，相互叠层内部电极和具有正电阻温度特性的半导体陶瓷层，在陶瓷坯体上形成外部电极，如此形成叠层型PTC热敏电阻器，其特征在于通过具有如下工序：第1工序，相互叠层成为上述内部电极的内部电极用导电性胶和成为上述半导体陶瓷层的陶瓷生片，形成叠层体；第2工序，烧结上述叠层体，形成陶瓷坯体，在该陶瓷坯体的两端面上形成上述外部电极；第3工序，对形成上述外部电极的上述陶瓷坯体进行60℃以上200℃以下的热处理，提高了叠层型PTC热敏电阻器的可靠性，可使通电试验中的室温电阻的随时间变化稳定化。
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公开(公告)号：CN1507634A
公开(公告)日：2004-06-23
申请号：CN03800195.0
申请日：2003-02-13
Applicant: 株式会社村田制作所
IPC: H01C7/02
CPC classification number: H01C17/065 , H01C7/021 , H01C7/18 , H01C17/006
Abstract: 一种迭层型陶瓷电子元件的制造方法。该方法包括制作包含热敏电阻原料层及内部电极层的未烧结的迭层体的工序(41)、将该迭层体以80℃以上300℃以下的温度进行热处理的工序(42)、对热处理后未烧结的迭层体实施干式滚磨的工序(43)、将外部电极膜形成于该迭层体的各端面上的工序(44)、以及该迭层体与各电极膜一起烧成的工序(45)，实施上述工序能制造迭层型正特性的热敏电阻。以此能稳定地生产具有高可靠性的迭层型正特性热敏电阻。
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