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公开(公告)号：CN118732990A
公开(公告)日：2024-10-01
申请号：CN202410832420.X
申请日：2024-06-26
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种定浮点加法器设计方法，包括如下步骤：S1、利用共享尾数加法模块进行定浮点区分；S2、对定点数，在共享尾数加法模块进行低位计算；设置定点数处理模块，将低位计算结果中最高位的进位保留并传输给定点数处理模块，得到定点数加法计算结果；S3、对浮点数，在共享尾数加法模块对浮点数的尾数进行计算；设置浮点数处理模块，将浮点数的指数进行对阶处理和规格化处理，得到规格化处理结果；根据浮点数的符号位、对阶处理后的指数和规格化处理结果，得到浮点数加法计算结果；S4、将结果传输到输出模块输出。本发明利用共享尾数加法模块，兼容计算浮点数和定点数，还用预移位器提前预判规格化，可有效降低功耗和延迟。
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公开(公告)号：CN118171629A
公开(公告)日：2024-06-11
申请号：CN202410401214.3
申请日：2024-04-03
Applicant: 江苏华创微系统有限公司
IPC: G06F30/396 , G06F30/33 , G06F30/394 , G06F30/392
Abstract: 本发明公开了一种适用于高速接口模块的鱼骨型H时钟树的构建方法，包括如下步骤：S1、利用EDA工具设置一个时钟树的实例，清除已有定义；S2、设置root点、非默认布线规则和多个TAP节点；S3、创建H时钟树并进行H时钟树综合；H时钟树综合包括：在root点和每个TAP节点间引入多个中间节点；通过innovus脚本编辑root点和每个TAP节点之间的时钟网络，删除每个冗余中间节点，获得鱼骨型H时钟树的结构；在每个TAP节点挂载多个sink，利用EDA工具将每个TAP节点定义在同一源组中；按照非默认布线规则进行布线，完成构建。本发明优化H时钟树的结构使其满足高速接口模块的性能要求，删除冗余节点并将每个TAP节点均匀挂载sink，有效减少时钟长度和偏斜。
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公开(公告)号：CN114741049A
公开(公告)日：2022-07-12
申请号：CN202210350374.0
申请日：2022-04-02
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
Abstract: 本发明公开一种浮点乘加器，实现形式为A*B+C的浮点乘加运算，浮点乘加器采用三级流水线方式实现浮点乘加运算，第一流水节拍完成浮点乘法，第二流水节拍完成加法，第三流水节拍完成舍入操作和例外判断，并输出最终结果。优点：本发明浮点乘加器，实现单双精度浮点数乘加运算，并且支持非规格化数的三级流水线架构。
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公开(公告)号：CN114722001A
公开(公告)日：2022-07-08
申请号：CN202210350131.7
申请日：2022-04-02
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
Abstract: 本发明公开了一种软件定义模数混合SoC芯片架构，包括高速模拟信号模数转换的ADC核、高速数字信号数模转换的DAC核、可编程的软件定义运算模块、定时解析与同步模块、数据打包与解包模块、可编程的eFPGA核、高速串并转换器SerDes、调试SRAM、AHB总线、MCU、程序SRAM、EMIF控制器、UART控制器、PLL锁相环、时钟控制模块以及SPI片选模块。优点,本发明软件定义模数混合SoC芯片架构，采用“ADC/DAC核”+“软件定义运算模块”+“eFPGA核”的异构融合架构，把通常在系统中独立存在的模拟ADC芯片、模拟DAC芯片、数字信号处理芯片和数字控制FPGA芯片集成到一个芯片当中，减少了系统整体功耗与面积。
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公开(公告)号：CN114139108A
公开(公告)日：2022-03-04
申请号：CN202111491342.4
申请日：2021-12-08
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
Abstract: 本发明公开一种向量DSP核的矩阵LU分解向量化计算方法，包括如下步骤：S1、矩阵补零；S2、对矩阵B转置得到转置矩阵C；S3、转置矩阵C内的上三角矩阵D的行Dr进行行消元；S4、按照公式R=R‑Dr’*er进行更新矩阵panel的计算；S5、判断r是否等于N‑1，若不是，令r=r+1，转步骤S3，若是转步骤S6；S6、向量DSP核使用向量指令进行矩阵转置获得矩阵B的LU分解结果；S7、向量DSP核将获得矩阵B的LU分解结果拷贝至原矩阵在DDR存储器中的存储位置。优点：本发明计算方法，通过向量化的矩阵转置操作将矩阵LU分解中的非连续存储访问转化为连续存储访问，有利于充分发挥向量加载数据的优势。
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Patent Agency Ranking
公开(公告)号：CN119937760A
公开(公告)日：2025-05-06
申请号：CN202510062760.3
申请日：2025-01-15
Applicant: 江苏华创微系统有限公司
IPC: G06F1/3234 , G06F1/3237 , G06F1/3206 , G06F1/24 , G06F1/26
Abstract: 本发明涉及芯片设计领域，具体涉及一种使用异步电路实现的低功耗MCU电源管理单元。本发明通过触发器和一系列延时链异步地实现了隔离单元控制、稳压电源控制、HSI时钟控制和VCORE域复位控制。相较于基于状态机实现的PMU，本发明专利为全异步设计，工作时无需时钟，减少了PMU的动态功耗，节省了低功耗模式下为了维持时钟运行所需的功耗。相较于状态机实现的PMU需要等待时钟稳定后开始工作，本发明专利在唤醒标志有效后即开始工作，有效缩短了芯片的唤醒响应时间。
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公开(公告)号：CN119807115A
公开(公告)日：2025-04-11
申请号：CN202411993401.1
申请日：2024-12-31
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种基于MCU的SPI数据收发采样方法，在MCU芯片与外围设备通过SPI接口通信时，SPI接口的TXD引脚在clk1采样时钟上升沿采样数据，数据由SPI接口的TXD引脚发出，经过发送数据逻辑电路，再通过主机的PAD端口被发送到从机的PAD端口；从机接收到数据后经过处理，数据通过从机的PAD端口被发送到主机的PAD端口，在主机内经过接收数据逻辑电路后到达SPI接口的RXD引脚，RXD引脚在clk2采样时钟上升沿采样数据。本发明通过发送数据的采样时钟和接收数据的采样时钟分别采用不同相位的时钟信号，避免了数据在传输过程中由于延时导致的接收数据采样错误，保证了SPI接口数据传输的稳定性。
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公开(公告)号：CN119165327A
公开(公告)日：2024-12-20
申请号：CN202411039350.9
申请日：2024-07-31
Applicant: 江苏华创微系统有限公司
IPC: G01R31/28
Abstract: 本发明公开了一种DFT向量的多功能SOC芯片老化系统，该系统包括机架、上位机、激励板、老化板和待老化SOC芯片；机架采用多层等间距结构，包括指示灯、交换机、智能控制器、电源插座和万向轮；上位机包括系统配置模块、预处理模块、数据查询模块、故障处理模块；激励板用FPGA和控制芯片控制多个SOC芯片进行老化测试。本发明在激励板上使用FPGA和控制芯片控制多个SOC芯片进行老化测试，提高SOC芯片的同测数量，进而提高SOC芯片自动老化测试的效率；同时，激励板中的各器件均是常规器件，成本大大降低且激励板通用性更高，适用多种场景；此外，利用FPGA、MCU和控制芯片控制测试过程，在发现异常时及时警告和处理，进一步优化了测试过程，提升测试效率和准确性。
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公开(公告)号：CN118012376A
公开(公告)日：2024-05-10
申请号：CN202410304586.4
申请日：2024-03-18
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种定浮点加法器设计方法，包括如下步骤：S1、利用共享尾数加法模块进行定浮点区分；S2、对定点数，在共享尾数加法模块进行低位计算；设置定点数处理模块，将低位计算结果中最高位的进位保留并传输给定点数处理模块，得到定点数加法计算结果；S3、对浮点数，在共享尾数加法模块对浮点数的尾数进行计算；设置浮点数处理模块，将浮点数的指数进行对阶处理和规格化处理，得到规格化处理结果；根据浮点数的符号位、对阶处理后的指数和规格化处理结果，得到浮点数加法计算结果；S4、将结果传输到输出模块输出。本发明利用共享尾数加法模块，兼容计算浮点数和定点数，还用预移位器提前预判规格化，可有效降低功耗和延迟。
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公开(公告)号：CN116957025A
公开(公告)日：2023-10-27
申请号：CN202310938069.8
申请日：2023-07-28
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
IPC: G06N3/063 , G06N3/0464 , G06N3/08
Abstract: 本发明涉及一种面向嵌入式AI推理芯片的二维卷积拆分方法，包括：S1：判断当前二维卷积conv1输入是否超限，如不超限则按照正常卷积处理；反之，则进入S2；S2：若当前卷积上一层算子是卷积算子且满足拆分条件，则将上一层卷积算子conv0根据输出通道数out_ch0拆分成两个并行卷积conv3、conv4，conv0的输入input将分别通过conv3和conv4，然后转至S4；若不满足拆分条件或上一层不是卷积算子，则转至S3；S3：在当前卷积conv1前加入2个并行卷积conv5、conv6；S4：将当前卷积conv1按照输入通道数in_ch1拆分成两个并行卷积conv7、conv8，将上一步的输出分别通过conv7和conv8；S5：将conv7和conv8的输出进行矩阵加法，得出最终结果。本发明有效提高了芯片的通用性和灵活性。
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