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公开(公告)号：CN109196649B
公开(公告)日：2019-12-24
申请号：CN201780032086.8
申请日：2017-04-18
Applicant: 硅存储技术公司
IPC: H01L29/66 , H01L29/792 , H01L29/788
Abstract: 本发明公开了一种形成具有在平面衬底表面上方的存储器单元和在鳍形衬底表面部分上方的FinFET逻辑器件的存储器器件的方法，所述方法包括在所述衬底的存储器单元部分中的先前形成的浮栅、擦除栅、字线多晶硅和源极区上方形成保护层，接着在所述衬底的所述表面中形成鳍片并沿着所述鳍片在所述衬底的逻辑部分中形成逻辑门，然后去除所述保护层并完成在所述衬底的所述存储器单元部分中从所述字线多晶硅形成字线栅以及漏极区。
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公开(公告)号：CN109328385A
公开(公告)日：2019-02-12
申请号：CN201780030383.9
申请日：2017-05-11
Applicant: 硅存储技术公司
Abstract: 本发明公开了一种存储器设备和擦除该存储器设备的方法，该存储器设备包括半导体材料衬底，和形成在衬底上并布置成行和列的阵列的多个存储器单元。存储器单元中的每一个储器单元包括在衬底中间隔开的源极区和漏极区，其中衬底中的沟道区在源极区和漏极区之间延伸，设置在沟道区的与源极区相邻的第一部分上方并与该第一部分绝缘的浮栅，设置在沟道区的与漏极区相邻的第二部分上方并与该第二部分绝缘的选择栅，以及设置在源极区上方并与源极区绝缘的编程擦除栅。单独或与选择栅极线或源极线组合的编程擦除栅极线沿列方向布置，使得每个存储器单元可以被单独编程、读取和擦除。
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公开(公告)号：CN109155138A
公开(公告)日：2019-01-04
申请号：CN201780032043.X
申请日：2017-05-14
Applicant: 硅存储技术公司
Abstract: 本发明涉及用于闪存存储器装置中的读取操作的改进的感测放大器及相关方法。在一个实施方案中，所述感测放大器包括内置电压偏移。在另一个实施方案中，通过使用电容器在所述感测放大器中感生电压偏移。在另一个实施方案中，所述感测放大器为参考信号使用具有斜率的定时以增大相比参考单元从选择的单元汲取的电流检测“0”或“1”时的裕度。在另一个实施方案中，感测放大器在无任何电压偏移的情况下使用。
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公开(公告)号：CN107408499A
公开(公告)日：2017-11-28
申请号：CN201680015252.9
申请日：2016-02-26
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11521 , H01L29/423 , H01L21/336 , H01L29/788
Abstract: 本发明公开了一种非易失性存储器单元，其包括具有鳍形上表面的半导体衬底，所述鳍形上表面具有顶部表面和两个侧表面。源极区和漏极区形成在所述鳍形上表面部分中，沟道区位于源极区和漏极区之间。导电浮栅包括沿所述顶部表面的第一部分延伸的第一部分，以及分别沿所述两个侧表面的第一部分延伸的第二部分和第三部分。导电控制栅包括沿所述顶部表面的第二部分延伸的第一部分、分别沿所述两个侧表面的第二部分延伸的第二部分和第三部分、沿所述浮栅第一部分的至少一些向上并在其上方延伸的第四部分、以及分别延伸出并在所述浮栅第二部分和第三部分的至少一些上方延伸的第五部分和第六部分。
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公开(公告)号：CN107093441A
公开(公告)日：2017-08-25
申请号：CN201610844224.X
申请日：2012-10-11
Applicant: 硅存储技术公司
Abstract: 一种集成电路管芯具有用于接收第一电压的第一管芯焊盘和用于接收第二电压的第二管芯焊盘。第二电压小于第一电压。在第一电压下可操作的第一电路在集成电路管芯中。在第二电压下可操作的第二电路在集成电路管芯中并被连接到第二管芯焊盘。检测来自第二管芯焊盘的电流流动的电路在集成电路管芯中。在第一管芯焊盘与第一电路之间插入的开关响应于由用于检测电流流动的电路所检测的电流流动而将第一管芯焊盘从第一电路断开。
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Patent Agency Ranking
公开(公告)号：CN107077891A
公开(公告)日：2017-08-18
申请号：CN201580053591.1
申请日：2015-09-14
Applicant: 硅存储技术公司
CPC classification number: G11C16/24 , G11C16/0408 , G11C16/0425 , G11C16/10 , G11C16/12 , G11C16/14 , G11C16/26
Abstract: 本发明公开了一种具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置。每个存储器单元包括位于所述半导体衬底表面上的第二导电类型的第一区，以及位于所述半导体衬底表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不与所述第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。在编程、读取或擦除操作期间，可将负电压施加至所述未选择存储器单元的所述字线。
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公开(公告)号：CN104160447A
公开(公告)日：2014-11-19
申请号：CN201280065657.5
申请日：2012-10-11
Applicant: 硅存储技术公司
CPC classification number: G11C16/30 , G11C5/147 , G11C11/5628 , G11C16/08
Abstract: 一种集成电路管芯具有用于接收第一电压的第一管芯焊盘和用于接收第二电压的第二管芯焊盘。第二电压小于第一电压。在第一电压下可操作的第一电路在集成电路管芯中。在第二电压下可操作的第二电路在集成电路管芯中并被连接到第二管芯焊盘。检测来自第二管芯焊盘的电流流动的电路在集成电路管芯中。在第一管芯焊盘与第一电路之间插入的开关响应于由用于检测电流流动的电路所检测的电流流动而将第一管芯焊盘从第一电路断开。
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公开(公告)号：CN109643564B
公开(公告)日：2023-04-07
申请号：CN201780030450.7
申请日：2017-04-23
Abstract: 本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。
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公开(公告)号：CN107004681B
公开(公告)日：2021-08-27
申请号：CN201580061556.4
申请日：2015-11-10
Applicant: 硅存储技术公司
IPC: H01L27/11521 , H01L27/11519 , H01L29/423 , H01L29/788
Abstract: 一种存储器装置具有存储器单元对，该存储器单元对均具有单个连续沟道区、沟道区的第一部分和第二部分上方的第一浮栅和第二浮栅、沟道区的介于沟道区的第一部分和第二部分之间的第三部分上方的擦除栅以及在第一浮栅和第二浮栅上方的第一控制栅和第二控制栅。对于存储器单元对中的每一者，第一区电连接到同一有源区中的相邻存储器单元对的第二区，并且第二区电连接到同一有源区中的相邻存储器单元对的第一区。
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