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公开(公告)号：CN108140414B
公开(公告)日：2021-11-26
申请号：CN201680061627.5
申请日：2016-10-14
Applicant: 硅存储技术公司
Abstract: 本发明公开了一种形成非易失性存储器单元的方法，所述方法包括在衬底中形成间隔开的第一区和第二区，将沟道区限定在其间。浮栅形成在所述沟道区的第一部分上方并且在所述第一区的一部分上方，其中所述浮栅包括设置在所述第一区上方的锋利边缘。隧道氧化物层形成在所述锋利边缘周围。擦除栅形成在所述第一区上方，其中所述擦除栅包括面向所述锋利边缘的凹口，并且其中所述凹口通过所述隧道氧化物层与所述锋利边缘绝缘。字线栅形成在所述沟道区的与所述第二区相邻的第二部分上方。在所述隧道氧化物层和所述擦除栅的所述形成之后执行所述字线栅的所述形成。
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公开(公告)号：CN107408499B
公开(公告)日：2020-09-18
申请号：CN201680015252.9
申请日：2016-02-26
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11521 , H01L29/423 , H01L21/336 , H01L29/788
Abstract: 本发明公开了一种非易失性存储器单元，其包括具有鳍形上表面的半导体衬底，所述鳍形上表面具有顶部表面和两个侧表面。源极区和漏极区形成在所述鳍形上表面部分中，沟道区位于源极区和漏极区之间。导电浮栅包括沿所述顶部表面的第一部分延伸的第一部分，以及分别沿所述两个侧表面的第一部分延伸的第二部分和第三部分。导电控制栅包括沿所述顶部表面的第二部分延伸的第一部分、分别沿所述两个侧表面的第二部分延伸的第二部分和第三部分、沿所述浮栅第一部分的至少一些向上并在其上方延伸的第四部分、以及分别延伸出并在所述浮栅第二部分和第三部分的至少一些上方延伸的第五部分和第六部分。
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公开(公告)号：CN107210202A
公开(公告)日：2017-09-26
申请号：CN201680006700.9
申请日：2016-01-21
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11524 , H01L27/11536 , H01L21/336 , H01L29/423 , H01L29/788
CPC classification number: H01L27/11524 , H01L21/28273 , H01L21/30604 , H01L27/11536 , H01L29/42328 , H01L29/66545 , H01L29/66825 , H01L29/7881
Abstract: 本发明公开了一种形成存储器件的方法，所述方法通过以下步骤进行：形成间隔开的第一区和第二区，在所述第一区和所述第二区之间具有沟道区；形成在所述沟道区的第一部分上方并且与所述第一部分绝缘的浮动栅；形成在所述浮动栅上方并且与所述浮动栅绝缘的控制栅；形成在所述第一区上方并且与所述第一区绝缘的擦除栅；以及形成在所述沟道区的第二部分上方并且与所述第二部分绝缘的选择栅。形成所述浮动栅包括在所述衬底上形成第一绝缘层，在所述第一绝缘层上形成第一导电层，以及执行两个单独的蚀刻以穿过所述第一导电层形成第一沟槽和第二沟槽。所述第一导电层的侧壁在所述第一沟槽处具有负斜率，并且所述第一导电层的侧壁在所述第二沟槽处是竖直的。
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公开(公告)号：CN107408557B
公开(公告)日：2020-10-09
申请号：CN201680013626.3
申请日：2016-03-02
Applicant: 硅存储技术公司
IPC: H01L27/11534 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开了一种存储器设备，所述存储器设备包括具有存储器区域(16)和逻辑器件区域(18)的半导体衬底。多个存储器单元形成于所述存储器区域中，每个存储器单元包括第一源极区和第一漏极区，其间具有第一沟道区；设置在所述第一沟道区的第一部分上方的浮栅；设置在所述浮栅上方的控制栅；设置在所述第一沟道区的第二部分上方的选择栅；以及设置在所述源极区上方的擦除栅。多个逻辑器件形成于所述逻辑器件区域中，每个逻辑器件包括第二源极区和第二漏极区，其间具有第二沟道区；以及设置在所述第二沟道区上方的逻辑门。所述衬底上表面在所述存储器区域中比在所述逻辑器件区域中凹陷得更低，使得所述更高的存储器单元具有与所述逻辑器件类似的上部高度。
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公开(公告)号：CN109699188B
公开(公告)日：2020-06-09
申请号：CN201780048382.7
申请日：2017-05-18
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L29/423 , H01L27/11539 , G11C16/04
Abstract: 本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。
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Patent Agency Ranking
公开(公告)号：CN109699188A
公开(公告)日：2019-04-30
申请号：CN201780048382.7
申请日：2017-05-18
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L29/423 , H01L27/11539 , G11C16/04
Abstract: 本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。
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公开(公告)号：CN107408557A
公开(公告)日：2017-11-28
申请号：CN201680013626.3
申请日：2016-03-02
Applicant: 硅存储技术公司
IPC: H01L27/11534 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开了一种存储器设备，所述存储器设备包括具有存储器区域(16)和逻辑器件区域(18)的半导体衬底。多个存储器单元形成于所述存储器区域中，每个存储器单元包括第一源极区和第一漏极区，其间具有第一沟道区；设置在所述第一沟道区的第一部分上方的浮栅；设置在所述浮栅上方的控制栅；设置在所述第一沟道区的第二部分上方的选择栅；以及设置在所述源极区上方的擦除栅。多个逻辑器件形成于所述逻辑器件区域中，每个逻辑器件包括第二源极区和第二漏极区，其间具有第二沟道区；以及设置在所述第二沟道区上方的逻辑门。所述衬底上表面在所述存储器区域中比在所述逻辑器件区域中凹陷得更低，使得所述更高的存储器单元具有与所述逻辑器件类似的上部高度。
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公开(公告)号：CN109196649B
公开(公告)日：2019-12-24
申请号：CN201780032086.8
申请日：2017-04-18
Applicant: 硅存储技术公司
IPC: H01L29/66 , H01L29/792 , H01L29/788
Abstract: 本发明公开了一种形成具有在平面衬底表面上方的存储器单元和在鳍形衬底表面部分上方的FinFET逻辑器件的存储器器件的方法，所述方法包括在所述衬底的存储器单元部分中的先前形成的浮栅、擦除栅、字线多晶硅和源极区上方形成保护层，接着在所述衬底的所述表面中形成鳍片并沿着所述鳍片在所述衬底的逻辑部分中形成逻辑门，然后去除所述保护层并完成在所述衬底的所述存储器单元部分中从所述字线多晶硅形成字线栅以及漏极区。
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公开(公告)号：CN107210202B
公开(公告)日：2018-11-09
申请号：CN201680006700.9
申请日：2016-01-21
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11524 , H01L27/11536 , H01L21/336 , H01L29/423 , H01L29/788
Abstract: 本发明公开了一种形成存储器件的方法，所述方法通过以下步骤进行：形成间隔开的第一区和第二区，在所述第一区和所述第二区之间具有沟道区；形成在所述沟道区的第一部分上方并且与所述第一部分绝缘的浮动栅；形成在所述浮动栅上方并且与所述浮动栅绝缘的控制栅；形成在所述第一区上方并且与所述第一区绝缘的擦除栅；以及形成在所述沟道区的第二部分上方并且与所述第二部分绝缘的选择栅。形成所述浮动栅包括在所述衬底上形成第一绝缘层，在所述第一绝缘层上形成第一导电层，以及执行两个单独的蚀刻以穿过所述第一导电层形成第一沟槽和第二沟槽。所述第一导电层的侧壁在所述第一沟槽处具有负斜率，并且所述第一导电层的侧壁在所述第二沟槽处是竖直的。
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公开(公告)号：CN107851657A
公开(公告)日：2018-03-27
申请号：CN201680040486.9
申请日：2016-06-17
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L29/788 , H01L27/11521 , H01L27/11524 , H01L21/336 , H01L21/28 , G11C16/26
CPC classification number: H01L27/11524 , G11C16/26 , H01L21/28273 , H01L27/11521 , H01L29/42328 , H01L29/66825 , H01L29/7881 , H01L29/7883
Abstract: 本发明公开了一种存储器设备，所述存储器设备包括硅半导体衬底，形成于所述衬底中且其间具有沟道区的间隔开的源极区和漏极区，以及设置在所述沟道区的第一部分和所述源极区的第一部分上方的导电浮栅。擦除栅包括第一部分和第二部分，所述第一部分与所述浮栅横向相邻且在所述源极区上方，并且所述第二部分向上且在所述浮栅上方延伸。导电字线栅设置在所述沟道区的第二部分上方。所述字线栅与所述浮栅横向相邻地设置，并且不包括设置在所述浮栅上方的部分。将所述字线栅与所述沟道区的第二部分分开的绝缘厚度小于将所述浮栅与所述擦除栅分开的绝缘厚度。
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