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公开(公告)号：CN109524460B
公开(公告)日：2022-05-17
申请号：CN201710844740.7
申请日：2017-09-19
Applicant: 世界先进积体电路股份有限公司
IPC: H01L29/778 , H01L29/06 , H01L21/335
Abstract: 本发明实施例提供一种高空穴移动率晶体管，包括：背阻挡层，位于基板上；导通层，位于背阻挡层上；通道区，位于导通层中，邻近导通层与背阻挡层的界面；掺杂层，位于导通层上；栅极电极，位于掺杂层上；源极/漏极电极，分别位于栅极电极的两相对侧；及能带调整层，位于掺杂层上，并与栅极电极电连接；其中能带调整层为N型掺杂三五族半导体。本发明可形成增强型高空穴移动率晶体管，同时保持良好均匀性及通道低阻值。
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公开(公告)号：CN114487039A
公开(公告)日：2022-05-13
申请号：CN202011143756.3
申请日：2020-10-23
Applicant: 世界先进积体电路股份有限公司
Abstract: 本发明实施例提供一种电容式生物感测器。电容式生物感测器包括：晶体管、设置于晶体管上的内连线结构以及设置于内连线结构上的钝化层。内连线结构包括晶体管上的第一金属结构、第一金属结构上的第二金属结构以及第二金属结构上的第三金属结构。第三金属结构包括依序堆迭的第一导电层、第二导电层与第三导电层。钝化层具有开口，其露出部分的第三金属结构。电容式生物感测器更包括设置于内连线结构上的感测区。感测区包括第一感测电极与第二感测电极，第一感测电极由第三导电层形成，且第二感测电极设置于钝化层上。
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公开(公告)号：CN114388492A
公开(公告)日：2022-04-22
申请号：CN202011117318.X
申请日：2020-10-19
Applicant: 世界先进积体电路股份有限公司
IPC: H01L27/02
Abstract: 本发明提供了一种静电放电保护电路以及半导体电路，用于一半导体元件。半导体元件具有第一漏/源极电极以及第二漏/源极电极，且由深阱包围。静电放电保护电路包括控制电路以及放电电路。控制电路电连接于第一漏/源极电极与电源端之间，具有电连接深阱的控制端，且产生控制信号。放电电路电连接第一漏/源极电极与电源端之间，且受控于控制信号。当于第一漏/源极电极上发生一静电放电事件时，控制电路根据深阱的电位状态以及第一漏/源极电极的电位状态来产生控制信号，且放电电路根据控制信号提供介于第一漏/源极电极与电源端之间的一放电路径。本发明提供的静电放电保护电路不具有已知技术所采用的一电容‑电阻电路，因此占用较小的面积。
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公开(公告)号：CN114335172A
公开(公告)日：2022-04-12
申请号：CN202011051566.9
申请日：2020-09-29
Applicant: 世界先进积体电路股份有限公司
IPC: H01L29/778 , H01L29/06 , H01L29/10
Abstract: 一种半导体结构，包括基板、半导体磊晶层、半导体阻障层、第一半导体元件、绝缘掺杂区、及至少一绝缘柱。基板包括基材和复合材料层，半导体磊晶层设置于基板上，半导体阻障层设置于半导体磊晶层上。第一半导体元件设置于基板上，其中第一半导体元件包括位于半导体阻障层上的第一半导体盖层。绝缘掺杂区位于第一半导体元件的一侧。至少部分的绝缘柱位于绝缘掺杂区内，绝缘柱围绕至少部分第一半导体元件且贯穿复合材料层。
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公开(公告)号：CN114105077A
公开(公告)日：2022-03-01
申请号：CN202010880358.3
申请日：2020-08-27
Applicant: 世界先进积体电路股份有限公司
Abstract: 本发明公开了一种微机电装置及其形成方法，该微机电装置包含基底、沟槽、互连结构以及质量块；基底具有第一表面以及相对于第一表面的第二表面；沟槽设置在基底内，并延伸于第一表面以及第二表面之间；互连结构设置在基底的第一表面上，并且位于沟槽的上方；质量块设置在沟槽内并连接互连结构，质量块的厚度小于基底的厚度。形成方法包括：提供一基底，该基底具有一第一表面以及相对于该第一表面的第二表面；于基底内形成一沟槽，该沟槽延伸于第一表面以及第二表面之间；于基底的第一表面上形成一互连结构，该互连结构位于沟槽的上方；以及，于沟槽内形成一质量块，该质量块连接所述互连结构。
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公开(公告)号：CN114068516A
公开(公告)日：2022-02-18
申请号：CN202010766403.2
申请日：2020-08-03
Applicant: 世界先进积体电路股份有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种静电放电保护装置及电路，其中该静电放电保护装置，包括一衬底、一第一PNP元件、一第二PNP元件以及一隔离区。衬底具有一P型导电性。第一PNP元件及第二PNP元件形成于衬底之中。隔离区分隔第一PNP元件及第二PNP元件。本发明中NPN元件的存在，当PNP元件导通时，PNP元件具有较高的维持电压，并最佳化PNP元件的导通阻抗。此外，PNP元件可承受更高的静电放电电流。
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公开(公告)号：CN110164967B
公开(公告)日：2022-02-15
申请号：CN201810139717.2
申请日：2018-02-11
Applicant: 世界先进积体电路股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明提供一种半导体装置的制造方法，包括：提供一基板；形成多个沟槽于基板中；形成一隔离氧化物层于沟槽中及基板上方；沉积一遮罩多晶硅于沟槽中及基板上的隔离氧化物层上；进行一第一刻蚀工艺以移除遮罩多晶硅的一第一部分，并暴露出沟槽中的隔离氧化层的一部分表面；进行一第一移除工艺以移除隔离氧化物层的一第一部分；进行一第二刻蚀工艺以移除遮罩多晶硅的一第二部分，并暴露出沟槽中的隔离氧化层的另一部分表面；进行一第二移除工艺以移除隔离氧化物层的一第二部分；以及形成一多晶硅层间氧化层(inter poly oxide layer)于剩余的遮罩多晶硅和剩余的隔离氧化物层上，其中，多晶硅层间氧化层具有一凹形顶表面。本发明也提供一种半导体装置。
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公开(公告)号：CN113871475A
公开(公告)日：2021-12-31
申请号：CN202010614410.0
申请日：2020-06-30
Applicant: 世界先进积体电路股份有限公司
IPC: H01L29/778 , H01L29/15 , H01L29/06 , B82Y40/00 , B82Y30/00
Abstract: 本发明提供了一种半导体结构及具有半导体结构的高电子迁移率晶体管装置，包括依序位于基板上的晶种层和外延层叠。外延层叠包括第一超晶格部和位于其上的第二超晶格部。第一超晶格部包括重复层叠M1次的第一单元，第一单元分别包括第一子层和位于其上的第二子层，第一子层为厚度b1纳米的Aly1Ga1‑y1N，第二子层为厚度a1纳米的Alx1Ga1‑x1N，y1
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公开(公告)号：CN110729285B
公开(公告)日：2021-12-31
申请号：CN201810775406.5
申请日：2018-07-16
Applicant: 世界先进积体电路股份有限公司
IPC: H01L27/02
Abstract: 本发明提供一种静电放电保护电路，用以保护耦接于一I/O接合垫与一接地端之间的一标的NMOS晶体管，包括：一第一放电装置，设于该I/O接合垫与该接地端之间，具有低于该NMOS晶体管的击穿电压的触发导通电压；一放电NMOS晶体管，耦接该接地端与该标的NMOS晶体管的栅极；一第一PMOS晶体管连接该标的NMOS晶体管的栅极与一连接节点；以及一第一NMOS晶体管连接该连接节点与该接地端。其中，该连接节点连接该放电NMOS晶体管的栅极，且该第一PMOS晶体管和该第一NMOS晶体管的栅极互相连接。当静电放电事件发生时，通过一栅极电压控制装置将标的NMOS晶体管的栅极接地，以确保标的NMOS晶体管为关闭状态。
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