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公开(公告)号：CN112951313B
公开(公告)日：2024-08-13
申请号：CN202011457064.6
申请日：2020-12-11
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括高级别解码器和低级别解码器的存储控制器的操作方法，所述方法包括生成作为对从非易失性存储器设备读取的初始数据进行解码的结果的第一数据，以及指示第一数据的错误级别的第一校正子权重。当第一校正子权重是特定值时，第一数据被输出到主机。当第一校正子权重超过参考值时，选择具有第一纠错能力的高级别解码器来解码第一数据，并且当第一校正子权重等于或小于参考值时，选择具有低于第一纠错能力的第二纠错能力的低级别解码器来解码第一数据。
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公开(公告)号：CN109714062B
公开(公告)日：2024-05-14
申请号：CN201811247776.8
申请日：2018-10-24
Applicant: 三星电子株式会社
IPC: H03M13/37
Abstract: 提供了包括主存储器、标志存储器和解码逻辑器件的解码器。标志存储器被配置为存储标志数据，并且解码逻辑器件被配置为执行迭代。此外，解码逻辑器件被配置为：使用第一数据执行第i次操作，其中，i是自然数，对第二数据进行标志编码，第二数据是通过对第一数据执行第i次操作所获得的结果，如果标志编码成功，则将通过对第二数据执行标志编码所获得的结果作为第一标志数据存储在标志存储器中，并且如果标志编码失败，则将与第二数据的第一标志数据不同的预定第二标志数据存储在标志存储器中。
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公开(公告)号：CN112910470B
公开(公告)日：2024-01-02
申请号：CN202010892707.3
申请日：2020-08-31
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 公开了纠错电路以及用于操作纠错电路的方法。所述纠错电路包括：存储器，被配置为存储至少一个解码参数；低密度奇偶校验(LDPC)解码器，包括存储数据的一个比特的第一变量节点，从存储器接收所述至少一个解码参数，基于所述至少一个解码参数确定第一变量节点的度数，基于第一变量节点的度数决定所述一个比特的解码所需的解码规则，并且基于LDPC解码器的解码结果输出纠正后的数据。
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公开(公告)号：CN114913908A
公开(公告)日：2022-08-16
申请号：CN202111333481.4
申请日：2021-11-11
Applicant: 三星电子株式会社
Abstract: 存储设备包括非易失性存储器件和控制非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列。存储单元阵列包括正常单元区域、奇偶校验单元区域和冗余单元区域。第一位线连接到正常单元区域和奇偶校验单元区域，第二位线连接到冗余单元区域。存储器控制器包括用于产生奇偶校验数据的纠错码(ECC)引擎。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。
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公开(公告)号：CN114822643A
公开(公告)日：2022-07-29
申请号：CN202111170351.3
申请日：2021-10-08
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置及其操作方法和存储器系统。所述非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，响应于命令识别目标单元；机器学习(ML)逻辑，基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数。
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Patent Agency Ranking
公开(公告)号：CN111290705A
公开(公告)日：2020-06-16
申请号：CN201911239438.4
申请日：2019-12-06
Applicant: 三星电子株式会社
Abstract: 一种存储器系统包括：存储器器件；包括了第一接口、第二接口以及具有第一纠错码(ECC)引擎的第一数据处理器的存储器控制器；以及包括了被连接到第一接口的第三接口、被连接到第二接口的第四接口、被连接到外部主机的第五接口和具有第二ECC引擎的第二数据处理器的现场可编程门阵列(FPGA)。存储器控制器可以配置正常写入操作路径或高度可靠的写入操作路径。
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公开(公告)号：CN107632903A
公开(公告)日：2018-01-26
申请号：CN201710462821.0
申请日：2017-06-19
Applicant: 三星电子株式会社
CPC classification number: H03M13/1111 , G06F11/1012 , G06F11/1068 , G11C11/5642 , G11C29/52 , H03M13/1108 , H03M13/116 , H03M13/1188 , H03M13/3707 , H03M13/3723 , H03M13/3746 , H03M13/6325
Abstract: 低密度奇偶校验(LDPC)解码器可以包括可变节点处理单元和校验节点处理单元。校验节点处理单元包括存储校验节点值的存储器元件。存储器元件通过两个或更多个路径互连，并且每个路径可以包括存储器元件的全部或部分循环排列以发送校验节点值。
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公开(公告)号：CN107507648A
公开(公告)日：2017-12-22
申请号：CN201710216669.8
申请日：2017-04-05
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: H03M13/3927 , H03M13/1117 , G11C29/42
Abstract: 一种操作解码器以及操作包括该解码器的数据存储装置的方法。一种操作具有变量节点和校验节点的解码器的方法，包括从使用所述校验节点中的第一校验节点的所述变量节点接收变量到校验(V2C)消息。对所述V2C消息中具有特定幅值的消息的数量进行计数。基于所述计数值和所述变量节点中的第一变量节点的V2C消息的幅值来确定将被发送到第一变量节点的校验到变量(C2V)消息的幅值。
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公开(公告)号：CN105390162A
公开(公告)日：2016-03-09
申请号：CN201510524223.2
申请日：2015-08-24
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供了一种纠错解码器的操作方法、一种存储装置和一种纠错解码器的低密度奇偶校验方法。所述纠错解码器的操作方法包括步骤：接收数据；设置各可变节点的初始对数似然值；以及通过利用与选择的可变节点关联的最小值和最小候选值更新选择的可变节点的对数似然值来解码接收到的数据。最小值指示与选择的可变节点共享校验节点并包括选择的可变节点的各第一可变节点的对数似然值的绝对值的最小的值。最小候选值指示从第一可变节点中比对应于所述最小值的那一个节点更晚选择的各第二可变节点的对数似然值的绝对值中的大于所述最小值且最小的值。
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公开(公告)号：CN119274621A
公开(公告)日：2025-01-07
申请号：CN202410846604.1
申请日：2024-06-27
Applicant: 三星电子株式会社
Abstract: 一种存储装置包括：非易失性存储器件，包括耦接到第一字线的多个第一存储单元和耦接到第二字线的多个第二存储单元，第一字线和第二字线彼此相邻；以及存储控制器，被配置为控制非易失性存储器件。存储控制器还被配置为：基于多个第一存储单元中的每一个的编程状态，对要被编程到多个第二存储单元中的数据进行编码，以及对要被编程到第二字线中的数据进行编码，使得要被写入到多个第二存储单元的第一部分中的该数据的第一部分满足第一条件，以及使得要被写入到多个第二存储单元的第二部分中的该数据的第二部分满足第二条件。
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