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公开(公告)号：CN116209281B
公开(公告)日：2024-02-23
申请号：CN202211213559.3
申请日：2022-09-30
Applicant: 北京超弦存储器研究院
IPC: H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
Abstract: 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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公开(公告)号：CN116234309B
公开(公告)日：2024-02-20
申请号：CN202210995211.8
申请日：2022-08-18
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种存储器。在本申请实施例提供的存储器中，半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘且分别与源极和漏极连接；源极和衬底之间设置有两条相互隔离的第一位线和第二位线；第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接。从而使得每个垂直晶体管连接有两条位线，通过两条位线控制存储单元的数据读取操作或数据写入操作，进而能够提高数据读取和写入的速度。
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公开(公告)号：CN115835624B
公开(公告)日：2024-01-30
申请号：CN202211486602.3
申请日：2022-11-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C5/02 , G11C11/16 , G11C11/401
Abstract: 一种存储器及其制造方法，存储器包括硅衬底；多个晶体管，位于硅衬底上并沿行方向和列方向呈阵列分布，晶体管包括一个半导体柱；相邻两列半导体柱之间被沿列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间被沿行方向延伸的第二沟槽间隔开；在一列半导体柱下方的硅衬底中设置有沿列方向延伸的凹槽；多条位线，沿着列方向延伸且在行方向间隔排列，每条位线位于一个凹槽中并与半导体柱的底端连接，位于位线与凹槽的内壁之间的重掺杂层与位线的至少部分区域接触。本申请的存储器通过设置重掺杂层，使得重掺杂层与位线之间形成欧姆接触，从而降低了半导体柱的底部与位线之间的接触电阻，提升了存储器的性能。
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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN117425341A
公开(公告)日：2024-01-19
申请号：CN202310118694.8
申请日：2023-01-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/401
Abstract: 一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。本实施例提供的3D堆叠的半导体器件，不同层的晶体管共用位线，便于3D堆叠，提高了集成度。
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Patent Agency Ranking
公开(公告)号：CN117423719A
公开(公告)日：2024-01-19
申请号：CN202310082942.8
申请日：2023-01-19
Applicant: 北京超弦存储器研究院
IPC: H01L29/06 , H01L29/786 , H10B12/00 , H01L21/34
Abstract: 本申请实施例提供了一种晶体管及其制作方法、动态存储器、电子设备。该晶体管包括：衬底；第一电极，设置在衬底的一侧；半导体层，设置在第一电极远离衬底的一侧，半导体层与第一电极连接，半导体层具有开口朝向远离第一电极一侧的第一腔，第一腔沿垂直于衬底的方向延伸；第二电极，至少部分第二电极填充在第一腔内，第二电极伸入第一腔内与第一腔的侧壁连接；栅极，围设在半导体层的外周，栅极与半导体层绝缘。本申请实施例能够在不增加器件尺寸的情况下，提高开态电流。
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公开(公告)号：CN117423700A
公开(公告)日：2024-01-19
申请号：CN202211599586.9
申请日：2022-12-12
Applicant: 北京超弦存储器研究院
IPC: H01L27/092 , H01L27/02 , H01L21/8238 , H03K19/20
Abstract: 本申请公开了一种半导体器件和半导体器件的工艺制作方法，涉及半导体技术领域，该半导体器件为或非门电路，该或非门电路包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，第一NMOS管和第二NMOS管并联，且位于第一PMOS管和衬底之间，第一PMOS管和第二PMOS管串联，且在垂直于衬底的方向上堆叠。在本申请提供的或非门电路中，多个MOS管可以在垂直于衬底的方向上堆叠，可以降低或非门电路占用衬底的面积，提高器件的微缩程度。
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公开(公告)号：CN117423699A
公开(公告)日：2024-01-19
申请号：CN202211494124.0
申请日：2022-11-25
Applicant: 北京超弦存储器研究院
IPC: H01L27/092 , H01L21/8238 , H03K19/20
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS电路结构、阵列、非门结构、工艺方法及设备，该CMOS电路结构包括位于衬底上的第一晶体管和第二晶体管，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；所述第一晶体管包括依次叠层的第一源极、第一半导体层和第一漏极；所述第二晶体管包括依次叠层的第二源极、第二半导体层和第二漏极；所述第一晶体管和所述第二晶体管叠层而置；所述第一晶体管和所述第二晶体管分别为垂直沟道晶体管。通过该实施例方案，大幅度降低了占地面积，提高了器件集成度。
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公开(公告)号：CN116367536B
公开(公告)日：2023-12-08
申请号：CN202310314393.2
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储器及其制造方法、电子设备，涉及半导体技术领域。该存储器包括晶体管、字线和位线。字线沿垂直衬底的方向延伸。晶体管包括位于所述字线侧壁的半导体层和设置在所述字线侧壁和所述半导体层之间的栅绝缘层。位线包括位线主体和对应于不同所述晶体管的不同第一分支。所述位线主体沿平行于所述衬底的第一方向延伸。所述第一分支朝向所述半导体层延伸，并与所述半导体层连接。本公开可以降低存储器的寄生电容，以进一步提升存储器性能。
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公开(公告)号：CN117135923A
公开(公告)日：2023-11-28
申请号：CN202311371113.8
申请日：2023-10-23
Applicant: 北京超弦存储器研究院
Abstract: 本公开公开了半导体结构及其制备方法、电子设备，涉及半导体技术领域。该方法，包括：提供基底，基底上形成有第一叠层结构；于第一叠层结构上形成第一掩膜层；以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的牺牲层；去除第一掩膜层，并于第一牺牲层上交替形成第二掩膜层；以第二掩膜层为掩膜，去除暴露出的第一牺牲层；侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层；去除第二掩膜层；侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层。降低对掩膜层材料的要求，成本低，制程工艺简单。
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