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公开(公告)号：CN119945418A
公开(公告)日：2025-05-06
申请号：CN202411960018.6
申请日：2024-12-27
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明公开一种环形振荡器及其制造方法，涉及微电子技术领域，用于降低环形振荡器的功耗。所述环形振荡器包括：多个反相器。多个反相器分为第一反相器组、第二反相器组和第三反相器组。第一反相器组包括的反相器的开关速度，大于第二反相器组包括的反相器的开关速度。第二反相器组包括的反相器的功耗小于第一反相器组和第三反相器组包括的反相器的功耗。第三反相器组用于输出信号。第一反相器组和第三反相器包括的至少一个反相器中的晶体管为环栅晶体管。第二反相器组包括的至少一个反相器中的晶体管为氧化物薄膜晶体管。氧化物薄膜晶体管设置于环栅晶体管的上方。所述环形振荡器的制造方法用于制造上述环形振荡器。
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公开(公告)号：CN119922908A
公开(公告)日：2025-05-02
申请号：CN202411972364.6
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明提供了一种3D存储器，包括衬底、半导体单元、字线和位线，每条半导体单元均沿平行于衬底的第一方向延伸，多个半导体单元分别沿第二方向和第三方向间隔分布；每条字线与一列沿着第二方向间隔分布的各个半导体单元连接，且在字线与半导体单元之间设有第一Pt金属层，在第一Pt金属层与半导体单元之间设有第一Ti金属层；每条位线与一列沿着第三方向间隔分布的各个半导体单元连接，且在位线与半导体单元之间设有第二Pt金属层，在第二Pt金属层与半导体单元之间设有第二Ti金属层。本发明能够有效增加金属与半导体单元的接触性能，降低串阻，进而提高3D存储器的整体工作性能。
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公开(公告)号：CN119905461A
公开(公告)日：2025-04-29
申请号：CN202411972358.0
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/04 , H01L23/12 , H10B80/00 , H01L21/50
Abstract: 本发明涉及半导体制备技术领域，尤其是涉及一种3D DRAM三维堆叠芯片封装结构及其制备方法，包括封装基板、中介层基板、三维堆叠芯片组件、散热桥和散热盖板，其中，中介层基板设置在所述封装基板上；三维堆叠芯片组件包括自下而上依次设置的多个芯片组件，且最下层的芯片组件的尺寸大于上层的芯片组件的尺寸，最下层的芯片组件设置在中介层基板上；所述散热桥设置在最下层的所述芯片组件的边缘，并与上层的所述芯片组件之间存在间隔；所述散热盖板设置在所述封装基板上，并覆盖所述中介层基板、所述三维堆叠芯片组件和所述散热桥。本发明的三维堆叠芯片封装结构，通过一系列精心设计的组件布局与配置，显著改善了3D DRAM三维堆叠芯片的散热问题。
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公开(公告)号：CN119866059A
公开(公告)日：2025-04-22
申请号：CN202311351431.8
申请日：2023-10-18
Applicant: 北京超弦存储器研究院
IPC: H10D84/85 , H10D84/03 , H10B10/00 , G11C11/412
Abstract: 本发明涉及一种半导体结构、存储器及其制作方法，半导体结构包括：衬底；反相器，设置在衬底上，反相器包括：下拉晶体管，包括沿第一方向延伸的第一半导体层，第一方向平行于衬底的顶面，第一半导体层包括第一沟道区；上拉晶体管，包括沿第一方向延伸的第二半导体层，沿垂直于衬底的顶面的第二方向，第二半导体层间隔设置在第一半导体层的上方，第二半导体层包括第二沟道区；共用栅极，沿第二方向设置在衬底上，共用栅极覆盖第一沟道区和第二沟道区；导电插塞，沿第一方向设置在共用栅极的一侧，第一半导体层的一端部和第二半导体层的一端部通过导电插塞连接，提高了半导体结构中器件的集成密度。
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公开(公告)号：CN119497368A
公开(公告)日：2025-02-21
申请号：CN202311032591.6
申请日：2023-08-16
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 半导体器件及其制造方法、电子设备，所述半导体器件包括：在所述存储单元区域的堆叠结构中形成沿着垂直于衬底方向延伸的孔洞，所述孔洞的侧壁露出所述堆叠结构中的导电薄膜和第一绝缘薄膜；导电薄膜上的所述孔洞位于所述导电薄膜内；以所述导电薄膜上的所述孔洞为掩模，对所述孔洞的第一绝缘薄膜进行横向刻蚀，直到位于所述第一绝缘薄膜的孔洞露出的第二绝缘薄膜，在所述孔洞内横向刻蚀所述第二绝缘薄膜；第二绝缘薄膜中对应所述第二凹槽的槽底与位于所述导电薄膜的孔洞侧壁露出的第二绝缘薄膜的侧壁之间形成台阶状。
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Patent Agency Ranking
公开(公告)号：CN119451150A
公开(公告)日：2025-02-14
申请号：CN202310941816.3
申请日：2023-07-28
Applicant: 北京超弦存储器研究院
IPC: H10D30/01 , H10D30/67 , H01L21/4763
Abstract: 一种半导体器件及其制造方法、电子设备，所述制造方法包括：在衬底上形成晶体管的源电极和漏电极；对所述源电极和/或所述漏电极进行加热处理，使所述源电极和/或所述漏电极中的至少部分杂质元素通过扩散离开所述源电极和/或所述漏电极，其中，所述杂质元素包括氢元素和碳元素中的至少一种；在完成所述热处理之后，形成所述晶体管的沟道，其中，所述沟道的材料包括金属氧化物半导体材料。本申请实施例的制造方法可以有效抑制晶体管的源电极和/或漏电极中的杂质元素扩散进入金属氧化物半导体材料沟道中，进而提升制得的器件的稳定性。
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公开(公告)号：CN119300383A
公开(公告)日：2025-01-10
申请号：CN202310827613.1
申请日：2023-07-06
Applicant: 北京超弦存储器研究院
Abstract: 本申请公开了一种晶体管的制备方法、晶体管阵列及电子设备，涉及半导体技术领域。该方法包括：在硅衬底上依次堆叠第一硅膜层、锗硅膜层和第二硅膜层；在硅衬底、第一硅膜层、锗硅膜层和第二硅膜层上沿位线方向生成位线；在第二硅膜层、锗硅膜层上沿字线方向生成字线；在第一刻蚀槽、第二刻蚀槽内和第二硅膜层上沉积低介电材料，并通过刻蚀和在顶部沉积硅介质材料形成空气间隙，对栅极材料进行隔离，得到垂直栅极全环绕晶体管。通过在环栅和顶部源极/漏极之间沉积覆盖一层保护材料避免氧化，最后通过高沉积速率、低台阶覆盖性介质以形成字线之间的空气间隙，降低了字线之间的寄生电容，提高了VGAA晶体管的器件性能，并降低了制备复杂度。
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公开(公告)号：CN119300379A
公开(公告)日：2025-01-10
申请号：CN202310827127.X
申请日：2023-07-06
Applicant: 北京超弦存储器研究院
Abstract: 本申请公开了一种晶体管的制备方法、晶体管阵列及电子设备，涉及半导体技术领域。该方法包括：在硅衬底上依次堆叠第一硅膜层、锗硅膜层和第二硅膜层；在硅衬底、第一硅膜层、锗硅膜层和第二硅膜层上沿位线方向生成位线；沿字线方向刻蚀形成第二刻蚀槽，并在第一刻蚀槽和第二刻蚀槽形成的硅柱表面生成外延硅材料；填充硅介质材料，并将硅柱刻蚀为至少两个子硅柱；在至少两个子硅柱中未被硅介质材料覆盖的区域生成外延硅材料，并填充栅极材料形成字线后得到垂直栅极全环绕晶体管。通过在锗硅膜层进行双侧两次形成外延硅材料作为沟道，使沟道的形成相对于晶体管单元提高了对称性，提高了晶体管的性能表现。
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公开(公告)号：CN119233629A
公开(公告)日：2024-12-31
申请号：CN202310789597.1
申请日：2023-06-29
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请涉及一种半导体结构及其制备方法。该半导体结构包括：衬底；所述衬底包括呈阵列排布的多个有源柱，所述有源柱包括沟道区域，所述沟道区域侧壁具有栅极容置槽；多个栅极；所述栅极包覆对应所述有源柱的所述沟道区域，且所述栅极至少填充所述栅极容置槽。该半导体结构具有较好的栅控能力以及较高的开关比，有利于提升半导体器件的电学性能。
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公开(公告)号：CN119230593A
公开(公告)日：2024-12-31
申请号：CN202310801245.3
申请日：2023-06-30
Applicant: 北京超弦存储器研究院
IPC: H01L29/16 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本公开公开了一种半导体结构及其制备方法、电子设备，涉及半导体技术领域，该结构包括：形成有锗沟道层的基底；相对间隔设置的第一侧墙结构，位于锗沟道层上；第一叠层结构，位于第一侧墙结构之间的锗沟道层上，且延伸覆盖至第一侧墙结构靠近第一叠层结构的侧壁上，第一叠层结构包括层叠的第一栅介质层、第一界面偶极子层及第一功函数层；具有第一导电类型的第一源极和第一漏极，贯穿锗沟道层且延伸至基底中，位于第一侧墙结构背离第一叠层结构的一侧；其中，第一叠层结构、第一源极和第一漏极构成第一晶体管。提高了第一晶体管驱动电流，提高第一晶体管的性能，达到整体提高半导体结构性能的目的。
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