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公开(公告)号：CN119943789A
公开(公告)日：2025-05-06
申请号：CN202311465428.9
申请日：2023-11-06
Applicant: 北京超弦存储器研究院
IPC: H01L23/48 , H01L23/528 , H01L23/522 , H01L21/768
Abstract: 本申请实施例提供了一种半导体器件及其制造方法和电子设备。该半导体器件包括阵列排布于衬底一侧的半导体柱和多条位线。阵列排布的半导体柱沿第一方向间隔排布成多行，沿第二方向间隔排布成多列；第一方向和第二方向呈设计角度，且均平行于衬底；每条位线包括相互连接的第一子位线和第二子位线，第一子位线沿第一方向延伸且设置于每行各半导体柱靠近衬底的底部，第二子位线设置于半导体柱的沿第二方向的两侧面。本申请实施例的位线沿第二方向的截面的形状呈凹状，有利于提升位线与半导体柱的接触面积，进而提升位线与半导体柱之间的导电性。
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公开(公告)号：CN119866059A
公开(公告)日：2025-04-22
申请号：CN202311351431.8
申请日：2023-10-18
Applicant: 北京超弦存储器研究院
IPC: H10D84/85 , H10D84/03 , H10B10/00 , G11C11/412
Abstract: 本发明涉及一种半导体结构、存储器及其制作方法，半导体结构包括：衬底；反相器，设置在衬底上，反相器包括：下拉晶体管，包括沿第一方向延伸的第一半导体层，第一方向平行于衬底的顶面，第一半导体层包括第一沟道区；上拉晶体管，包括沿第一方向延伸的第二半导体层，沿垂直于衬底的顶面的第二方向，第二半导体层间隔设置在第一半导体层的上方，第二半导体层包括第二沟道区；共用栅极，沿第二方向设置在衬底上，共用栅极覆盖第一沟道区和第二沟道区；导电插塞，沿第一方向设置在共用栅极的一侧，第一半导体层的一端部和第二半导体层的一端部通过导电插塞连接，提高了半导体结构中器件的集成密度。
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公开(公告)号：CN119451094A
公开(公告)日：2025-02-14
申请号：CN202310975824.X
申请日：2023-08-03
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储器及其制造方法。在本申请实施例所提供的存储器中，通过设置存储单元中第一晶体管的第一有源结构和第二晶体管的第二有源结构均与同一条位线电连接，使得两个晶体管能够共用一条位线，从而能够大大减小存储器中位线的数量，能够降低存储器的设计难度，能够降低存储器的制造难度，进而有助于降低存储器的制造成本。而且，存储单元包括第一电容器和第二电容器，使得存储单元能够存储两位数据。而且，存储单元的第一电容器、第一晶体管、第二晶体管和第二电容器依次叠层设置于衬底一侧，能够降低存储单元所占用的面积，从而有助于提高存储器的存储密度。
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公开(公告)号：CN119230593A
公开(公告)日：2024-12-31
申请号：CN202310801245.3
申请日：2023-06-30
Applicant: 北京超弦存储器研究院
IPC: H01L29/16 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本公开公开了一种半导体结构及其制备方法、电子设备，涉及半导体技术领域，该结构包括：形成有锗沟道层的基底；相对间隔设置的第一侧墙结构，位于锗沟道层上；第一叠层结构，位于第一侧墙结构之间的锗沟道层上，且延伸覆盖至第一侧墙结构靠近第一叠层结构的侧壁上，第一叠层结构包括层叠的第一栅介质层、第一界面偶极子层及第一功函数层；具有第一导电类型的第一源极和第一漏极，贯穿锗沟道层且延伸至基底中，位于第一侧墙结构背离第一叠层结构的一侧；其中，第一叠层结构、第一源极和第一漏极构成第一晶体管。提高了第一晶体管驱动电流，提高第一晶体管的性能，达到整体提高半导体结构性能的目的。
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公开(公告)号：CN119155996A
公开(公告)日：2024-12-17
申请号：CN202310720415.5
申请日：2023-06-16
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开提供了一种半导体结构及其制备方法、存储器及电子设备。该半导体结构包括：第一沟道层、第二沟道层、第一栅介质层、第二底栅介质层、第二顶栅介质层、第一电极、第二电极、第三电极、第四电极和第五电极；第一电极设置于衬底上，第一栅介质层和第一沟道层依次层叠设置于第一电极上，第二电极与第三电极电连接于第一沟道层；第二底栅介质层、第二沟道层和第二顶栅介质层依次层叠设置于第三电极上，第四电极设置于第二顶栅介质层上，第二电极与第五电极电连接于第二沟道层。该半导体结构能够减少一条位线，因此能够节约一条位线所需的空间和相关制备工艺，进而能够进一步提高晶体管的设计密度，同时也能够简化制备工艺。
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Patent Agency Ranking
公开(公告)号：CN118737963A
公开(公告)日：2024-10-01
申请号：CN202310334134.6
申请日：2023-03-30
Applicant: 北京超弦存储器研究院
IPC: H01L21/8234 , H01L27/088
Abstract: 本申请涉及一种半导体结构及其制备方法。其中半导体结构的制备方法包括：提供第一衬底；于第一衬底内形成沿第一方向延伸的第一沟槽；于第一衬底内形成沿第二方向延伸的第二沟槽，第二方向与第一方向交叉，第二沟槽与第一沟槽将第一衬底分隔成多个有源柱，且第二沟槽包括间隔且交替排布的第一子槽与第二子槽，且第二子槽的宽度小于第一子槽；于第一子槽侧壁形成栅极结构，且于第二子槽内填充封口结构，封口结构与第二子槽底部之间形成第一气隙。本申请可以有效提高垂直沟道晶体管器件性能。
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公开(公告)号：CN116648058B
公开(公告)日：2024-04-09
申请号：CN202310450191.0
申请日：2023-04-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
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公开(公告)号：CN117423719A
公开(公告)日：2024-01-19
申请号：CN202310082942.8
申请日：2023-01-19
Applicant: 北京超弦存储器研究院
IPC: H01L29/06 , H01L29/786 , H10B12/00 , H01L21/34
Abstract: 本申请实施例提供了一种晶体管及其制作方法、动态存储器、电子设备。该晶体管包括：衬底；第一电极，设置在衬底的一侧；半导体层，设置在第一电极远离衬底的一侧，半导体层与第一电极连接，半导体层具有开口朝向远离第一电极一侧的第一腔，第一腔沿垂直于衬底的方向延伸；第二电极，至少部分第二电极填充在第一腔内，第二电极伸入第一腔内与第一腔的侧壁连接；栅极，围设在半导体层的外周，栅极与半导体层绝缘。本申请实施例能够在不增加器件尺寸的情况下，提高开态电流。
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公开(公告)号：CN116648058A
公开(公告)日：2023-08-25
申请号：CN202310450191.0
申请日：2023-04-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
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公开(公告)号：CN116507124A
公开(公告)日：2023-07-28
申请号：CN202310767383.4
申请日：2023-06-27
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。
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