处理器及指令填充方法
    32.
    发明授权

    公开(公告)号:CN101156134B

    公开(公告)日:2010-10-06

    申请号:CN200680011388.9

    申请日:2006-03-07

    Abstract: 本发明的处理器(100)包括:主指令缓冲器(122),存储并提供从所述指令高速缓冲存储器(10)提取的一个以上的指令;TAR用指令缓冲器(123),存储并辅助提供从所述指令高速缓冲存储器(10)提取的一个以上的指令;选择器(121),将一般指令缓冲器(122)及TAR用指令缓冲器(123)中的任一个选择为指令提供源;以及指令获取控制部(102),在执行TAR用充指令的情况下,提取由TAR用充指令确定的一个以上的指令并存储到TAR用指令缓冲器(123),在在反复提供所提取的指令时,控制选择器(121)从而选择TAR用指令缓冲器(123),通过选择器(121)使TAR用指令缓冲器(123)提供指令。

    总线控制器
    33.
    发明授权

    公开(公告)号:CN100541449C

    公开(公告)日:2009-09-16

    申请号:CN200680008293.1

    申请日:2006-02-27

    CPC classification number: G06F13/28 G06F13/4059

    Abstract: 提供一种总线控制器,其缩短到闪存结束为止的时间,从而避免处理器的性能恶化。总线控制器(100)包括:FIFO(111),其以先进先出方式暂时保存从处理器向存储器存储的存储数据;闪存指针(112),其保存指向接受了触发信号时存储在FIFO(111)中末尾的数据的指针;存储控制部(113),其按照触发信号,把FIFO(111)保存的数据中的,从开头数据到闪存指针(112)指向的数据为止写入存储器,来对FIFO(111)进行部分闪存;等待电路(102),到存储控制部(113)的部分闪存结束为止,其对由处理器执行的特定存取指令发生等待信号。

    用来解码并执行指令的处理器

    公开(公告)号:CN100356316C

    公开(公告)日:2007-12-19

    申请号:CN200410002278.9

    申请日:1997-11-28

    CPC classification number: G06F9/3001 G06F7/49921 G06F7/5443 G06F7/57

    Abstract: 一种用来解码并执行指令的处理器,该处理器包括:正值转换及饱和运算单元,用于:a)当数据为负时,将数据变为零,并且b)当数据超过最大值时,将数据饱和为最大值,其中,转换处理及饱和处理至少两者之一由一个指令来执行。为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理,在使正值饱和运算指令“MCSST D1”解码的情况下,积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为ON。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSST D1”产生的零值“0x0000_0000”中的任一个。

    指令变换装置
    35.
    发明授权

    公开(公告)号:CN100347668C

    公开(公告)日:2007-11-07

    申请号:CN03124390.8

    申请日:1998-08-28

    Abstract: 一种指令变换装置,其中,条件指令是包含条件和操作代码并且只有在此条件成立时才由处理器执行此操作代码所表示的操作的指令;其特征在于,包括:输入装置,用于输入不包含条件指令的指令列;指令列检测装置,用于从所述输入装置输入的指令列中检测出根据预定一个条件是否成立而向同一存储对象分别传送不同传送对象的变换对象指令列;判断装置,用于判断包含与所述变换对象指令列所表示的预定条件相同的条件的条件指令是否被分配到专用处理器的指令集中;变换装置,当所述判断装置的判断结果为已被分配时,将所述变换对象指令列变换为包含所述预定条件的条件指令的指令列,当所述判断装置判断结果为未被分配时,将所述变换对象指令列中所述不同传送对象进行相互替换,变换为包含与所述预定条件具有排他关系的条件的条件指令的指令列。

    图像编码装置及方法
    36.
    发明公开

    公开(公告)号:CN1989771A

    公开(公告)日:2007-06-27

    申请号:CN200580025384.1

    申请日:2005-02-23

    CPC classification number: H04N19/00 H04N19/11 H04N19/136 H04N19/157 H04N19/176

    Abstract: 本发明的图像编码装置具有:预测处理部22,对N个成分中的m个成分进行预测处理,该N个成分是构成被进行量化后的块的成分;第一CBP判断部23,在第1模式中,对N个成分中的(N-m)个成分进行是否有非零成分的判断,在第2模式中,对N个成分中的(N-n)个成分进行是否有非零成分的判断;第二CBP判断部24,在第1模式中,由预测处理部22进行预测处理后的m个成分进行是否有非零成分的判断,在第2模式中,对n个成分进行是否有非零成分的判断;以及,CBP生成部25,根据上述第一判断部23、第二判断部24的判断结果,生成表示上述块的成分是否全部为零的代码。

    处理器
    38.
    发明授权

    公开(公告)号:CN1202470C

    公开(公告)日:2005-05-18

    申请号:CN02142499.3

    申请日:2002-09-20

    CPC classification number: G06F9/3853 G06F9/30072 G06F9/3822

    Abstract: 处理器在执行阶段以前,用指令发出控制部31对超过搭载的运算器个数的指令解码,进行执行条件的判定,对于条件为假的指令,使该指令自身无效化,进行分配,使后续的有效指令有效地使用运算器(硬件)。编译装置进行安排,使执行条件为真的指令的个数不超过硬件并行度的上限。在各周期中,并行配置的指令个数自身可以超过硬件并行度。克服了以下问题:在条件执行指令中,当条件不成立时,作为无动作指令执行,使硬件的利用率低,有效性能下降。

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