半导体器件及制造方法、芯片、电子设备

    公开(公告)号:CN119835974A

    公开(公告)日:2025-04-15

    申请号:CN202411740320.0

    申请日:2024-11-29

    Abstract: 本发明涉及半导体领域,提供一种半导体器件及制造方法、芯片、电子设备。半导体器件包括:衬底、阱区、缓冲区、源区、漏区、介质层以及栅极,阱区、缓冲区、源区及漏区位于衬底上,源区形成于阱区的表面,漏区形成于缓冲区的表面。介质层包括高介电常数材料的第一介质层以及低介电常数材料的第二介质层,第一介质层位于阱区与缓冲区之间的衬底的表面,并延伸至阱区的表面;栅极位于第一介质层的表面,第二介质层位于缓冲区和漏区的表面。本发明利用高介电常数材料的第一介质层,在阱区与缓冲区之间的衬底内形成反型沟道,降低导通电阻;通过缓冲区提高漏端的击穿电压,通过低介电常数材料的第二介质层降低栅漏电容,同时增加栅极与漏端的耐压特性。

    电容隔离器及其制备方法
    49.
    发明公开

    公开(公告)号:CN118315291A

    公开(公告)日:2024-07-09

    申请号:CN202410706029.5

    申请日:2024-06-03

    Abstract: 本发明提供一种电容隔离器及其制备方法,属于半导体制造技术领域。该电容隔离器制备方法包括:分别制备隔离电容芯片、发射机芯片和接收机芯片,发射机芯片和/或接收机芯片设置有硅通孔;将发射机芯片和接收机芯片分别与隔离电容芯片进行键合,得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度,提高了电容器耐压,可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力,降低了衬底弯曲或碎裂和器件失效的风险,从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路,提高芯片面积率用率,提供了更优的电路连接,降低应力引发器件失效的风险,提高器件可靠性。

    晶体管器件缺陷分析方法及系统

    公开(公告)号:CN118011175B

    公开(公告)日:2024-06-28

    申请号:CN202410420863.8

    申请日:2024-04-09

    Abstract: 本发明提供一种晶体管器件缺陷分析方法及系统,涉及半导体器件检测领域。分析方法包括:搭建缺陷检测平台,并检测缺陷检测样品的初始瞬态电容;其中,缺陷检测样品包括在衬底上形成的多个晶体管器件,晶体管器件具有金属/氧化物/半导体层叠结构,每一晶体管器件的栅极通过梳状导电结构连接至第一引脚,缺陷检测样品的衬底连接至第二引脚;搭建电磁干扰平台,并对缺陷检测样品进行电磁干扰;检测损伤瞬态电容;基于初始瞬态电容确定初始缺陷能级和初始缺陷浓度,基于损伤瞬态电容确定损伤缺陷能级和损伤缺陷浓度;确定缺陷检测样品的电磁损伤程度。通过本发明提供的分析方法,能够探测晶体管器件的微观缺陷,准确测量晶体管器件的缺陷能级。

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