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公开(公告)号：CN118116433A
公开(公告)日：2024-05-31
申请号：CN202410535170.3
申请日：2024-04-30
Applicant: 北京超弦存储器研究院
IPC: G11C11/4094 , G11C11/4097 , G11C11/408 , G11C11/4074
Abstract: 本申请提供了一种灵敏感应器、数据处理方法以及存储器，涉及存储技术领域。该灵敏感应器包括：信号放大单元以及至少一组隔离单元；每组隔离单元包括第一隔离单元和第二隔离单元，每组隔离单元均与一个位线相对应；灵敏感应器被配置为在第一数据回写阶段，被选择的位线对应的第一隔离单元的第一端和第二端断开、第二隔离单元的第一端和第二端断开；在第二数据回写阶段，第一隔离单元的第一端和第二端导通，第二隔离单元的第一端和第二端导通。本申请可以显著改善位线间的耦合噪声对数据回写的影响，提高读出数据的准确性。
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公开(公告)号：CN117279373B
公开(公告)日：2024-03-29
申请号：CN202311321690.6
申请日：2023-10-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储器及其制造方法、电子设备，存储器包括一个或多个存储单元，一个或多个垂直于衬底的第一字线定义孔以及一个或多个第一晶体管容置槽；存储单元设置于衬底上，存储单元包括第一晶体管，第一晶体管包括第一半导体层；第一字线定义孔内具有第一字线和栅介质层，栅介质层位于第一字线和第一字线定义孔的侧壁之间；第一晶体管容置槽至少部分环绕第一字线定义孔；第一晶体管容置槽内具有第一半导体层，第一晶体管容置槽内无第一字线。本公开存储器能够消除寄生沟道及避免沟道损伤，提升器件性能。
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公开(公告)号：CN116249348B
公开(公告)日：2024-02-20
申请号：CN202310395781.8
申请日：2023-04-13
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/402 , G11C11/4074 , G11C11/408 , G11C11/4096
Abstract: 本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
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公开(公告)号：CN116347889B
公开(公告)日：2024-01-12
申请号：CN202310250233.6
申请日：2023-03-14
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请公开了一种存储单元、存储器、存储器的制备方法及电子设备，涉及半导体技术领域。该存储单元包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；第一晶体管的第一栅极沿垂直于衬底的第二方向延伸，第一晶体管的第一半导体层环绕第一栅极的侧壁；第二晶体管的第二栅极与第一半导体层连接，第二栅极环绕第二晶体管的第二半导体层的沟道区，第一半导体层、第二栅极和第二半导体层在平行于衬底的平面内沿着第一方向依次设置，第二栅极与第一半导体层的侧表面接触并与第二半导体层通过栅极绝缘层绝缘。本申请提供的新型结构的2T0C存储单元，有利于提高存储器的集成密度和存储密度。(56)对比文件US 2020083225 A1,2020.03.12US 2021074334 A1,2021.03.11US 2021104527 A1,2021.04.08US 2021399048 A1,2021.12.23US 2022367479 A1,2022.11.17US 2023019692 A1,2023.01.19US 6087692 A,2000.07.11WO 2022188010 A1,2022.09.15WO 2022261827 A1,2022.12.22WO 2023272537 A1,2023.01.05
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公开(公告)号：CN117316228A
公开(公告)日：2023-12-29
申请号：CN202311259507.4
申请日：2023-09-27
Applicant: 北京超弦存储器研究院
IPC: G11C11/4074 , G11C11/4091 , G11C11/4096 , G11C5/06 , G11C5/02
Abstract: 一种存储电路、存储器及其访问方法、电子设备，所述存储电路包括：读晶体管和写晶体管，其中，所述读晶体管包括：第一源电极、第一漏电极、第一栅电极、第二栅电极；所述第一源电极连接读位线，所述第一漏电极连接参考信号线，所述第一栅电极连接读字线；所述写晶体管包括：第三栅电极、第一电极、第二电极，其中，所述第一电极连接所述第二栅电极，所述第二电极连接写位线，所述第三栅电极连接写字线。本实施例提供的方案，读晶体管的栅源之间的电压与参考信号线提供的电压无关，从而存储电路不受参考信号线上的IR压降影响，可以提高器件稳定性。
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Patent Agency Ranking
公开(公告)号：CN117279373A
公开(公告)日：2023-12-22
申请号：CN202311321690.6
申请日：2023-10-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储器及其制造方法、电子设备，存储器包括一个或多个存储单元，一个或多个垂直于衬底的第一字线定义孔以及一个或多个第一晶体管容置槽；存储单元设置于衬底上，存储单元包括第一晶体管，第一晶体管包括第一半导体层；第一字线定义孔内具有第一字线和栅介质层，栅介质层位于第一字线和第一字线定义孔的侧壁之间；第一晶体管容置槽至少部分环绕第一字线定义孔；第一晶体管容置槽内具有第一半导体层，第一晶体管容置槽内无第一字线。本公开存储器能够消除寄生沟道及避免沟道损伤，提升器件性能。
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公开(公告)号：CN116801623A
公开(公告)日：2023-09-22
申请号：CN202310987067.8
申请日：2023-08-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种存储单元、存储器及其制造方法、电子设备，属于半导体器件的设计与制造领域，所述存储单元包括：读取晶体管，包括与第一位线连接的第一电极、与第二位线连接的第二电极以及与存储节点连接的第一栅电极；写入晶体管，包括与所述存储节点连接的第三电极、与所述第二位线连接的第四电极以及与写字线连接的第二栅电极；电容器，包括与读字线连接的第五电极以及与所述存储节点连接的第六电极；其中，所述读取晶体管与所述写入晶体管堆叠分布。本申请实施例的存储单元的结构简单，占用面积较小。
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公开(公告)号：CN115312091B
公开(公告)日：2023-09-05
申请号：CN202210804363.5
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: G11C11/406 , G11C11/408 , G11C11/4094
Abstract: 本申请实施例公开了一种存储单元、阵列读写方法、控制芯片、存储器和电子设备，该存储单元包括：第一晶体管和第二晶体管，第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；第三管脚为第一栅极，第四管脚为第二栅极；第二晶体管包括第五管脚、第六管脚和第七管脚；第七管脚为第三栅极；第一管脚与读出位线相连，第二管脚为参考电压端，第一栅极与读出字线相连，第二栅极与第五管脚相连；第六管脚与写入位线相连，第三栅极与写入字线相连。该实施例方案中将写入电压存储在管脚内省去了单独制作较大面积的电容器，同时第一晶体管设置两个栅极，提升了读写操作的性能，有利于外围电路灵活设置。
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公开(公告)号：CN116367539A
公开(公告)日：2023-06-30
申请号：CN202310428779.6
申请日：2023-04-20
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请涉及一种半导体器件、存储器及其制备方法、电子设备。该半导体器件包括：半导体层；具有相对的两个主表面，相对的两个主表面分别为半导体层的第一侧和第二侧，半导体层包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区；位线，设置于半导体层的第一侧且与漏接触区相连接；位线沿第一方向延伸，第一方向垂直于衬底表面；字线，设置于半导体层的第二侧；字线沿第二方向延伸，第二方向平行于衬底表面。该半导体器件为具有三维结构的半导体器件，能够提升存储密度。
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公开(公告)号：CN116234307A
公开(公告)日：2023-06-06
申请号：CN202210803479.7
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。在本申请实施例提供的存储单元中，第一半导体结构相对于源极和漏极缩进，使得源极、第一半导体结构和漏极围合形成侧向凹槽，使得栅极的尺寸与侧向凹槽的尺寸相适配，从而能够精准控制栅极沿第一方向的长度尺寸，能够提高栅极的制造精度，能够保障存储单元的制造精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。
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