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公开(公告)号：CN116486873A
公开(公告)日：2023-07-25
申请号：CN202310055758.4
申请日：2023-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 揭示一种记忆体装置及其操作方法以及记忆体系统。在一个态样中，记忆体装置包括连接至记忆体阵列的多个记忆体单元的位元线，位元线具有第一长度。记忆体装置包括具有基于记忆体阵列的大小决定的第二长度的第一可程序位元线，及连接至位元线及第一可程序位元线的电荷共享电路。电荷共享电路用以将电荷自位元线转移至第一可程序位元线。记忆体装置包括连接至第一可程序位元线的放电电路，放电电路用以对第一可程序位元线中的储存电荷放电。
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公开(公告)号：CN115494904A
公开(公告)日：2022-12-20
申请号：CN202210351107.5
申请日：2022-04-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/56 , H03K17/687
Abstract: 本揭示文件描述用于选择电压供应的选择电路、选择系统以及选择方法。此选择电路包含第一控制开关、第一电压供应开关、第二控制开关以及第二电压供应开关。第一控制开关用以接收控制信号以及第一电压供应。第一电压供应开关电性耦合至第一控制开关，且用以接收第二电压供应。第二控制开关用以接收控制信号以及第二电压供应。第二电压供应开关电性耦合至第二控制开关，且用以接收第一电压供应。第一以及第二电压供应开关用以基于控制信号选择性地输出第一以及第二电压供应。
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公开(公告)号：CN109309496B
公开(公告)日：2022-09-27
申请号：CN201810843894.9
申请日：2018-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/08
Abstract: 时钟电路包括第一锁存器，第二锁存器、第一触发器电路和时钟触发器电路。第一锁存器被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号。第二锁存器连接至第一锁存器并且被配置为响应于第二控制信号生成输出时钟信号。第一触发器电路连接至第一锁存器和第二锁存器，并且被配置为响应于至少第一锁存输出信号或复位信号调整输出时钟信号。时钟触发器电路通过第一节点连接至第一锁存器和第一触发器电路，被配置为响应于输入时钟信号生成第一控制信号，并且被配置为基于至少第一控制信号控制第一锁存器和第一触发器电路。本发明的实施例还提供了一种操作时钟电路的方法。
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公开(公告)号：CN114708890A
公开(公告)日：2022-07-05
申请号：CN202210186367.1
申请日：2022-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/417
Abstract: 本申请提供了电源管理电路、片上系统设备、以及电源管理方法。一种电路包括功率检测器和逻辑电路。功率检测器被配置为根据状态信号和来自第一电源的第一电源信号来输出第一功率管理信号。电路被配置为响应于状态信号而在不同模式下工作。逻辑电路被配置为根据第一功率管理信号和状态信号来输出第二功率管理信号。
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公开(公告)号：CN113870915A
公开(公告)日：2021-12-31
申请号：CN202110734825.6
申请日：2021-06-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开描述了具有预充电电路的存储器件的实施例。存储器器件可以包括存储器单元，并且预充电电路可以包括第一晶体管和第二晶体管。第一晶体管包括第一栅极端子，耦接到参考电压的第一源极/漏极(S/D)端子以及耦接到存储器单元的第一端子的第二S/D端子。第二晶体管包括第二栅极端子，耦接到参考电压的第三S/D端子以及耦接到存储器单元的第二端子的第四S/D端子。第一和第二晶体管被配置为响应于分别将控制信号施加到第一和第二栅极端子而使参考电压通过。本发明的实施例还涉及存储器器件及其预充电操作的方法。
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Patent Agency Ranking
公开(公告)号：CN110660416B
公开(公告)日：2021-10-15
申请号：CN201910293180.X
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/10
Abstract: 本发明的实施例描述了各个示例性存储装置。各个示例性存储装置可以选择各个控制线以将来自一个或多个存储单元的电子数据读取到数据线上和/或将来自这些数据线的电子数据写入一个或多个存储单元中。在一些情况下，在各个示例性存储装置将电子数据写入一个或多个存储单元之前，将这些数据线充电(也称为预充电)至第一逻辑值，诸如逻辑1。在这些数据线的预充电期间，各个示例性存储装置将这些数据线与这些示例性存储装置内的专用电路电隔离。该专用电路(也称为写入驱动器)在写入操作模式期间将电子数据写入这些数据线，以存储到一个或多个存储单元中。本发明的实施例还描述了存储装置的写入驱动器及其操作方法。
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公开(公告)号：CN110718247B
公开(公告)日：2021-09-14
申请号：CN201910293177.8
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储装置及其操作方法。使用半导体制造工艺制造存储装置。通常，半导体制造工艺中存在的制造变化和/或未对准公差可能导致存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置不同。例如，半导体制造工艺中的不可控随机物理工艺可能在这些存储装置之间引起小的差异。这些小的差异可以使存储装置中的位线在物理上是唯一的，没有两条位线是相同的。因此，半导体制造工艺中的不可控随机物理工艺可能使得从存储装置读取的电子数据以不同的速率沿着位线传播。可以利用位线的这种物理唯一性来实现物理不可复制功能(PUF)，从而允许将存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。
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公开(公告)号：CN107403635B
公开(公告)日：2021-02-05
申请号：CN201710182966.5
申请日：2017-03-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种存储器宏及其操作方法。其中，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线，且经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
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公开(公告)号：CN111128267A
公开(公告)日：2020-05-08
申请号：CN201911023671.9
申请日：2019-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/406 , G11C11/413
Abstract: 一种物理不可克隆功能产生器包括：物理不可克隆功能胞元阵列，包括配置成多个列及至少一个行的多个位胞元；以及至少一个输入/输出电路，各自耦合到物理不可克隆功能胞元阵列的至少两个相邻列，其中至少一个输入/输出电路各自包括不具有交叉耦合式晶体管对的感测放大器，其中感测放大器包括不具有存取晶体管的两个交叉耦合式反相器并包括感测放大器使能晶体管，并且其中至少一个输入/输出电路各自被配置成存取并确定至少两个相邻列中的至少两个位胞元的逻辑状态，且基于多个位胞元的所确定的逻辑状态来产生物理不可克隆功能特征。
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