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公开(公告)号：CN119947226A
公开(公告)日：2025-05-06
申请号：CN202510043571.1
申请日：2025-01-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体器件及其形成方法。在实施例中，示例性方法包括：在衬底上方形成包括与多个牺牲层交错的多个沟道层的鳍形有源区域；去除鳍形有源区域的源极/漏极区域以形成源极/漏极开口；在源极/漏极开口中形成源极/漏极部件；选择性去除多个牺牲层以形成多个栅极开口；以及在多个栅极开口中形成栅极结构，其中，栅极结构包括形成在多个栅极开口的第一栅极开口中的第一部分和形成在多个栅极开口的第二栅极开口中的第二部分，第一部分的栅极长度与第二部分的栅极长度不同。
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公开(公告)号：CN113053891B
公开(公告)日：2025-01-07
申请号：CN202011564442.0
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
Abstract: 一种集成电路(IC)结构包括具有第一p型有源区域、第一n型有源区域、第二n型有源区域和第二p型有源区域的存储单元。第一p型有源区域和第二p型有源区域中的每个包括具有宽度W1的第一组垂直堆叠的沟道层，并且第一n型有源区域和第二n型有源区域中的每个包括具有宽度W2的第二组垂直堆叠的沟道层，其中W2小于W1。IC结构还包括具有第三n型鳍和第三p型鳍的标准逻辑单元。第三n型鳍包括具有宽度W3的第三组垂直堆叠的沟道层，并且第三p型鳍包括具有宽度W4的第四组垂直堆叠的沟道层，其中W3大于或等于W4。
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公开(公告)号：CN116525440A
公开(公告)日：2023-08-01
申请号：CN202310204304.9
申请日：2023-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明的实施例提供了存储器和逻辑器件协同优化的方法和结构。本发明的实施例提供了一种器件，包括具有第一区域和第二区域的衬底。该器件可以包括设置在第一区域中的第一栅极结构和设置在第二区域中的第二栅极结构。该器件还可以包括与第一栅极结构相邻设置的第一源极/漏极部件和与第二栅极结构相邻设置的第二源极/漏极部件。第一源极/漏极部件的第一顶面和第二源极/漏极部件的第二顶面基本上是齐平的。第一源极/漏极部件的第一底面与第一顶面相距第一距离，并且第二源极/漏极部件的第二底面与第二顶面相距第二距离。在某些情况下，第二距离大于第一距离。本发明的实施例还提供了一种制造半导体器件的方法。
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公开(公告)号：CN111106115B
公开(公告)日：2023-04-07
申请号：CN201911020434.7
申请日：2019-10-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
Abstract: 一种半导体结构包括：SRAM单元、位线边缘单元和字线边缘单元，其中SRAM单元布置成阵列，由位线边缘单元和字线边缘单元界定，每个SRAM单元包括交叉耦合在一起的两个反相器以及耦合到两个反相器的传输门，并且传输门包括FET；第一金属材料的第一位线，设置在第一金属层中，并且电连接到FET的漏极部件；第二金属材料的第一字线，并且电连接到FET的栅电极，并且设置在第二金属层中；以及第三金属材料的第二位线，电连接到第一位线，并且设置在第三金属层中。第一金属材料和第三金属材料的组分彼此不同。
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公开(公告)号：CN115394775A
公开(公告)日：2022-11-25
申请号：CN202210792105.X
申请日：2022-07-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体装置，包括在基板上沿第一方向延伸的半导体鳍结构和平行于鳍结构延伸的第一电介质鳍结构，第一电介质鳍结构位于栅极结构下方，栅极结构沿垂直于第一方向的第二方向延伸。装置还包括平行于鳍结构延伸的第二电介质鳍结构，第二电介质鳍结构位于栅极切割部件下方。第一电介质鳍结构的顶面高于第二电介质鳍结构的顶面。
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Patent Agency Ranking
公开(公告)号：CN115377109A
公开(公告)日：2022-11-22
申请号：CN202210706206.0
申请日：2022-06-21
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
Abstract: 静态随机存取存储器(SRAM)单元的读取端口包括读取端口传输闸(R_PG)晶体管和读取端口下拉(R_PD)晶体管。SRAM单元的写入端口包括至少一写入端口传输闸(W_PG)晶体管、写入端口下拉(W_PD)晶体管和写入端口上拉(W_PU)晶体管。R_PG晶体管、R_PD晶体管、W_PG晶体管、W_PD晶体管和W_PU晶体管是全绕式栅极(GAA)晶体管。R_PG晶体管具有第一通道宽度。R_PD晶体管具有第二通道宽度。W_PG晶体管具有第三通道宽度。W_PD晶体管具有第四通道宽度。W_PU晶体管具有第五通道宽度。第一通道宽度和第四通道宽度各自小于第二通道宽度。第三通道宽度大于第五通道宽度。
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公开(公告)号：CN115274556A
公开(公告)日：2022-11-01
申请号：CN202210803831.7
申请日：2022-07-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/784 , H01L27/06
Abstract: 集成电路包括第一单元、第二单元、缓冲区域和第一电源轨。第一单元包括在第一方向上延伸的第一鳍组。第一鳍组的每个鳍对应于第一晶体管组的晶体管。第二单元包括在第一方向上延伸的第二鳍组。第二鳍组的每个鳍对应于第二晶体管组的晶体管。第二鳍组在第二方向上与第一鳍组分隔开。缓冲区域位于第一单元和第二单元之间。第一电源轨在第一方向上延伸，并且至少与缓冲区域重叠。第一电源轨位于第一金属层中，并且配置为供给第一电压。本申请的实施例还涉及形成集成电路的方法。
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公开(公告)号：CN115148738A
公开(公告)日：2022-10-04
申请号：CN202210579673.1
申请日：2022-05-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/11 , H01L23/538
Abstract: 本公开提出一种集成电路(IC)结构布局以提高存储器阵列的效能，例如静态随机存取存储器(SRAM)。示例性IC装置包括SRAM单元和电性耦接至SRAM单元的互连结构。互连结构包括电性耦接至SRAM单元的第一金属层，第一金属层包括位元线、具有第一电压的第一电压线、字元线着陆垫以及具有与第一电压不同的第二电压的第二电压线。第一电压线与位元线相邻。字元线着陆垫与第一电压线相邻。第二电压线与字元线着陆垫相邻。第二金属层设置在第一金属层上方。第二金属层包括电性耦接至字元线着陆垫的字元线。
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公开(公告)号：CN114913899A
公开(公告)日：2022-08-16
申请号：CN202210208000.5
申请日：2022-03-04
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
Abstract: 一种半导体结构，包括基板及基板上的多个双端口SRAM单元阵列。双端口SRAM单元阵列的每一者包括写入端口及读取端口。写入端口包括两个写入传输闸晶体管、两个写入下拉晶体管以及两个写入上拉晶体管。双端口SRAM单元的阵列包括写入端口彼此紧邻的第一及第二双端口SRAM单元。第一及第二双端口SRAM单元的两个写入传输闸晶体管共享共同栅极电极。第一及第二双端口SRAM单元的两个写入下拉晶体管的源极/漏极电极共享共同接点。第一双端口SRAM单元包括连接至共同接点的Vss导线。第二双端口SRAM单元包括连接至共同栅极电极的写入字元线着陆垫。Vss导线及写入字元线着陆垫位于第一金属层。
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公开(公告)号：CN114765175A
公开(公告)日：2022-07-19
申请号：CN202210049446.8
申请日：2022-01-17
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/11 , H01L21/8244 , H01L29/78
Abstract: 一种半导体结构，包含基板以及第一、第二SRAM单元。每一第一SRAM单元包含两个第一p型FinFET与四个第一n型FinFET。每一第一p型以及第一n型FinFET包含在单一半导体鳍片中的通道。第一SRAM单元具有第一X间距以及第一Y间距。每一第二SRAM单元包含两个第二p型FinFET与四个第二n型FinFET。每一第二p型FinFET包含在单一半导体鳍片中的通道。每一第二n型FinFET包含在多个半导体鳍片中的通道。第二SRAM单元具有第二X间距以及第二Y间距。第一p型FinFET的源极/漏极区域相较于第二p型FinFET的源极/漏极区域具有更高的硼掺杂物浓度。第二X间距对第一X间距的比值在1.1至1.5的范围内。
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