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公开(公告)号：CN1107906C
公开(公告)日：2003-05-07
申请号：CN97109521.3
申请日：1997-03-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/30003 , G11B20/00086 , G11B20/0021 , G11B20/00768 , G11B20/1251 , H04N5/85 , H04N5/913 , H04N9/8042 , H04N2005/91321 , H04N2005/91328
Abstract: 一种用于图象信息处理系统的微处理器，包括对加密压缩AV数据进行解密的DECRYPT部59、进行用于对解密了的压缩AV数据进行解压缩的逆离散余弦变换的IDCT部58、使用这些DECRYPT部59和IDCT部58来连续进行加密压缩AV数据的解密和解压缩，存储以其为内容的AV数据重放命令的微程序的微程序存储器54。
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公开(公告)号：CN1409210A
公开(公告)日：2003-04-09
申请号：CN02142499.3
申请日：2002-09-20
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3853 , G06F9/30072 , G06F9/3822
Abstract: 处理器在执行阶段以前，用指令发出控制部31对超过搭载的运算器个数的指令解码，进行执行条件的判定，对于条件为假的指令，使该指令自身无效化，进行分配，使后续的有效指令有效地使用运算器(硬件)。编译装置进行安排，使执行条件为真的指令的个数不超过硬件并行度的上限。在各周期中，并行配置的指令个数自身可以超过硬件并行度。克服了以下问题：在条件执行指令中，当条件不成立时，作为无动作指令执行，使硬件的利用率低，有效性能下降。
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公开(公告)号：CN1193771A
公开(公告)日：1998-09-23
申请号：CN97107269.8
申请日：1997-11-28
Applicant: 松下电器产业株式会社
IPC: G06F7/38
CPC classification number: G06F9/3001 , G06F7/49921 , G06F7/5443 , G06F7/57
Abstract: 为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理,在使正值饱和运算指令“MCSSTD1”解码的情况下,积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为ON。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSSTD1”产生的零值、0x0000－0000”中的任一个。
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公开(公告)号：CN1140857A
公开(公告)日：1997-01-22
申请号：CN96105644.4
申请日：1996-04-26
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3877 , G06F9/3885
Abstract: 一种信息处理装置，包含用于按照存储在存储器中的指令处理数据的一个主处理器及一个协处理器，它包括指令总线、第一总线、第二总线、指令检测装置、操作数标识装置、数据供给装置、数据存储装置、协处理器指令检测装置、以及协处理器指令执行装置。
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公开(公告)号：CN101939733A
公开(公告)日：2011-01-05
申请号：CN200880126342.0
申请日：2008-08-13
Applicant: 松下电器产业株式会社
IPC: G06F13/36
CPC classification number: G06F13/385 , G06F3/0611 , G06F3/0656 , G06F3/0659 , G06F3/0683
Abstract: 本发明涉及的外部设备存取装置(103)，包括：地址控制部(114)，接受来自主机(101)的预取请求及预取数据读出请求，进行预取工作及预取数据读出工作；读出数据存储部(113)，存储由预取工作所读出的数据；存储工作状态保存部(115)，保存示出所述预取工作是否已结束的预取工作状态；以及受理信号生成部(116)，向主机(101)输出受理信号，该受理信号示出接受了来自主机(101)的预取数据读出请求，向主机(101)输出第一信息，该第一信息示出基于预取工作状态的预取工作的状态。
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Patent Agency Ranking
公开(公告)号：CN100581263C
公开(公告)日：2010-01-13
申请号：CN200580025384.1
申请日：2005-02-23
Applicant: 松下电器产业株式会社
IPC: H04N7/32
CPC classification number: H04N19/00 , H04N19/11 , H04N19/136 , H04N19/157 , H04N19/176
Abstract: 本发明的图像编码装置具有：预测处理部22，对N个成分中的m个成分进行预测处理，该N个成分是构成被进行量化后的块的成分；第一CBP判断部23，在第1模式中，对N个成分中的(N-m)个成分进行是否有非零成分的判断，在第2模式中，对N个成分中的(N-n)个成分进行是否有非零成分的判断；第二CBP判断部24，在第1模式中，由预测处理部22进行预测处理后的m个成分进行是否有非零成分的判断，在第2模式中，对n个成分进行是否有非零成分的判断；以及，CBP生成部25，根据上述第一判断部23、第二判断部24的判断结果，生成表示上述块的成分是否全部为零的代码。
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公开(公告)号：CN100401783C
公开(公告)日：2008-07-09
申请号：CN200410064142.0
申请日：2004-08-19
Applicant: 松下电器产业株式会社
CPC classification number: H04N19/86 , H04N19/42 , H04N19/436 , H04N19/44 , H04N19/523 , H04N19/61
Abstract: 信号处理装置包括指令并行处理器(100)、第1数据并行处理器(101)、第2数据并行处理器(102)、及专用硬件一运动检测单元(103)、去块效应滤波处理单元(104)以及可变长度编码/解码处理单元(105)。通过该结构，能够提供一种信号处理装置、及使用它的电子设备，在处理量多的图像压缩解压算法的信号处理中用软件和硬件来分散负担，实现很高的处理能力和灵活性。
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公开(公告)号：CN100388253C
公开(公告)日：2008-05-14
申请号：CN200410085143.3
申请日：2004-08-02
Applicant: 松下电器产业株式会社
IPC: G06F13/28
CPC classification number: G06F13/28
Abstract: 本发明提供了一种DMA传输控制器，该DMA传输控制器包括：传输参数存储单元，用于存储对于由主处理器执行的多个逻辑处理器的总线占用时间值和一组或多组直接存储器存取传输的传输参数；数据传输执行单元，用于根据DMA传输参数来执行DMA传输；控制单元，用于控制DMA传输参数的接收和传输，以及DMA传输的开始和中断；以及时间测量单元，用于当每一个逻辑处理器的第一个DMA传输开始时，开始测量总线占用逝去时间。当总线占用逝去时间达到总线占用时间值时，控制单元中断所执行的DMA传输以根据与规定顺序的逻辑处理器相关的传输参数来开始执行DMA传输。
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公开(公告)号：CN101156134A
公开(公告)日：2008-04-02
申请号：CN200680011388.9
申请日：2006-03-07
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/381 , G06F9/30047 , G06F9/30054 , G06F9/3804 , G06F9/3808
Abstract: 本发明的处理器(100)包括：主指令缓冲器(122)，存储并提供从所述指令高速缓冲存储器(10)提取的一个以上的指令；TAR用指令缓冲器(123)，存储并辅助提供从所述指令高速缓冲存储器(10)提取的一个以上的指令；选择器(121)，将一般指令缓冲器(122)及TAR用指令缓冲器(123)中的任一个选择为指令提供源；以及指令获取控制部(102)，在执行TAR用充指令的情况下，提取由TAR用充指令确定的一个以上的指令并存储到TAR用指令缓冲器(123)，在反复提供所提取的指令时，控制选择器(121)从而选择TAR用指令缓冲器(123)，通过选择器(121)使TAR用指令缓冲器(123)提供指令。
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公开(公告)号：CN1645328A
公开(公告)日：2005-07-27
申请号：CN200510052131.5
申请日：2002-09-20
Applicant: 松下电器产业株式会社
IPC: G06F9/45
CPC classification number: G06F9/3853 , G06F9/30072 , G06F9/3822
Abstract: 处理器在执行阶段以前，用指令发出控制部31对超过搭载的运算器个数的指令解码，进行执行条件的判定，对于条件为假的指令，使该指令自身无效化，进行分配，使后续的有效指令有效地使用运算器(硬件)。编译装置进行安排，使执行条件为真的指令的个数不超过硬件并行度的上限。在各周期中，并行配置的指令个数自身可以超过硬件并行度。克服了以下问题：在条件执行指令中，当条件不成立时，作为无动作指令执行，使硬件的利用率低，有效性能下降。
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