公开(公告)号：CN110226235B

公开(公告)日：2022-05-03

申请号：CN201880008427.2

申请日：2018-01-17

Applicant: 株式会社电装

Inventor： 竹内有一 ,  铃木优 ,  杉本雅裕 ,  渡边行彦

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/76 ,  H01L29/06 ,  H01L29/12

Abstract: 具备元件分离层(14)以将主单元区域(Rm)与感测单元区域(Rs)之间电分离，在元件分离层(14)的底部具备电场缓和层(15)以缓和电场集中。此外，将电场缓和层(15)以直线状构成，将相邻的电场缓和层(15)以与相邻的p型深层(5)的间隔(Wd)相同的间隔形成，抑制电场的进入。进而，在从主单元区域(Rm)侧突出的电场缓和层(15)与从感测单元区域(Rs)侧突出的电场缓和层(15)之间，也使两者的间隔(Wp)为相邻的p型深层(5)的间隔(Wd)以下，抑制电场的进入。

公开(公告)号：CN114072922A

公开(公告)日：2022-02-18

申请号：CN202080049387.3

申请日：2020-03-24

Applicant: 株式会社电装

Inventor： 高谷秀史 ,  竹内有一 ,  渡边行彦

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/12 ,  H01L21/336

Abstract: 半导体装置的半导体衬底的终端区域具有p型的多个保护环和多个第1扩散区域。在对上述半导体衬底进行平面观察时，与上述多个保护环的1个对应而配置有上述多个第1扩散区域的1个。在对上述半导体衬底进行平面观察时，上述多个保护环分别位于对应的上述第1扩散区域内。上述多个保护环各自的宽度比对应的上述第1扩散区域的宽度小。

公开(公告)号：CN112262478A

公开(公告)日：2021-01-22

申请号：CN201980020140.6

申请日：2019-03-19

Applicant: 株式会社电装

Inventor： 海老原康裕 ,  竹内有一 ,  高谷秀史 ,  渡边行彦

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739

Abstract: 使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。

公开(公告)号：CN112262478B

公开(公告)日：2024-04-09

申请号：CN201980020140.6

申请日：2019-03-19

Applicant: 株式会社电装

Inventor： 海老原康裕 ,  竹内有一 ,  高谷秀史 ,  渡边行彦

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明提供半导体装置及其制造方法。使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。

公开(公告)号：CN114762128A

公开(公告)日：2022-07-15

申请号：CN201980102398.0

申请日：2019-11-22

Applicant: 株式会社电装

Inventor： 斋藤顺 ,  阴泳信 ,  片冈惠太 ,  山下侑佑 ,  渡边行彦 ,  朽木克博

IPC: H01L29/78 ,  H01L29/12

Abstract: 开关元件具备设置有沟槽的半导体基板、栅极绝缘膜以及栅极电极。半导体基板具有源极区、体区、漂移区、第一电场缓和区以及连接区。漂移区在体区的下侧的沟槽的侧面及沟槽的底面与栅极绝缘膜相接。第一电场缓和区被配置于漂移区的内部，与沟槽的底面隔开间隔地被配置于沟槽的下部，沿着沟槽的底面延伸。连接区以到达第一电场缓和区的方式从体区向下侧突出，在从上方俯视时，在与沟槽交叉的方向上较长地延伸。在将连接区的介电常数设为ε(F/cm)、将连接区的临界电场强度设为Ec(V/cm)、将元电荷设为e(C)、将从上方俯视位于沟槽的下部的连接区时的p型杂质的面密度设为Q(cm‑2)时，满足Q>ε·Ec/e。

公开(公告)号：CN111463277A

公开(公告)日：2020-07-28

申请号：CN202010050572.6

申请日：2020-01-17

Applicant: 株式会社电装

Inventor： 登尾正人 ,  斋藤顺 ,  渡边行彦

IPC: H01L29/78 ,  H01L29/423

Abstract: 一种半导体器件包括倒置型半导体元件，该倒置型半导体元件包括：半导体衬底(1)；形成于半导体衬底上的第一导电类型层(2)；形成于第一导电类型层上并包括线性形状部分的电场阻挡层(4)；形成于第一导电类型层上并具有线性形状部分的JFET(3)部分；形成于电场阻挡层和JFET部分上的电流分散层(5)；形成于电场阻挡层和JFET部分上的深层(7)；形成于电流分散层和深层上的基区(6)；形成于基区上的源区(8)；包括栅极沟槽(11)、栅极绝缘膜(12)和栅电极(13)并布置成条形形状的沟槽栅极结构；层间绝缘(14)；源电极(15)；以及形成于半导体衬底的背表面侧上的漏电极(16)。

公开(公告)号：CN103460388B

公开(公告)日：2017-03-29

申请号：CN201280016150.0

申请日：2012-09-04

Applicant: 株式会社电装

Inventor： 宫原真一朗 ,  山本敏雅 ,  高谷秀史 ,  杉本雅裕 ,  渡边行彦 ,  副岛成雅 ,  石川刚

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66666 ,  H01L21/3065 ,  H01L29/1608 ,  H01L29/34 ,  H01L29/4236 ,  H01L29/66068 ,  H01L29/7813

Abstract: 一种碳化硅半导体器件的制造方法，包括：在碳化硅衬底(1)上形成漂移层(2)；在所述漂移层(2)的表面部分上或表面部分中形成基极层(4)；形成沟槽(6)，以穿透所述基极层(3)并且到达所述漂移层(2)；在所述沟槽(6)中的所述栅极绝缘膜(7)上形成栅极电极(8)；形成电连接至所述源极区(4)和所述基极层(3)的源极电极(9)；以及在所述衬底(1)的背侧表面上形成漏极电极(11)。形成所述沟槽(6)包括：对衬底表面进行平坦化，并且在平坦化之后蚀刻以形成所述沟槽(6)。(3)；在所述基极层(3)的表面部分中形成源极区