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公开(公告)号：CN107545915B
公开(公告)日：2023-07-14
申请号：CN201710501634.9
申请日：2017-06-27
Applicant: 三星电子株式会社
Abstract: 提供一种操作半导体存储器装置的方法和半导体存储器装置。在操作包括存储器单元阵列和被配置为控制对存储器单元阵列的访问的控制逻辑电路的半导体存储器装置的方法中，从外部存储器控制器接收与差分数据时钟信号同步的数据，基于从差分数据时钟信号分频出的分频数据时钟信号将所述数据存储在存储器单元阵列中，响应于来自存储器控制器的读取命令和目标地址从存储器单元阵列读取数据，根据半导体存储器装置的选通模式使用单选通信号和差分选通信号之一将读取数据发送到存储器控制器。
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公开(公告)号：CN108231102B
公开(公告)日：2023-02-28
申请号：CN201711384985.2
申请日：2017-12-20
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种半导体存储器装置的数据对齐电路及其对齐数据的方法。数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。
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公开(公告)号：CN110047530B
公开(公告)日：2024-07-19
申请号：CN201811188969.0
申请日：2018-10-12
Applicant: 三星电子株式会社
Inventor： 全成桓
IPC: G11C7/22 , G11C11/4076 , H10B80/00
Abstract: 提供了一种具有时钟共享的半导体封装件，该半导体封装件适用于具有低功耗特性的电子系统。该半导体封装件包括：下封装件，包括下封装基底和安装在下封装基底上的存储器控制器；上封装件，堆叠在下封装件上，并包括上封装基底和安装在上封装基底上的存储器装置；以及多个竖直互连件，将下封装件电连接到上封装件。半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
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公开(公告)号：CN107919153B
公开(公告)日：2023-06-06
申请号：CN201710890589.0
申请日：2017-09-27
Applicant: 三星电子株式会社
IPC: G11C11/4076
Abstract: 一种存储装置及其执行的时钟同步方法，可实现存储装置的时钟同步操作。存储装置包括：第一时钟接收器，被配置成接收第一时钟信号；第二时钟接收器，被配置成在输入数据或输出数据时接收第二时钟信号，其中第二时钟信号在前同步码周期中具有第一时钟频率、且在前同步码周期之后具有与第一时钟频率不同的第二时钟频率；命令解码器，被配置成接收与第一时钟信号同步的时钟同步命令并产生时钟同步信号，其中时钟同步信号是在前同步码周期期间产生；以及时钟同步电路，被配置成响应于第二时钟信号而产生多个分频时钟信号，在前同步码周期期间锁存时钟同步信号，并根据锁存的结果而选择性地提供多个分频时钟信号作为内部数据时钟信号。
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Patent Agency Ranking
公开(公告)号：CN114093854A
公开(公告)日：2022-02-25
申请号：CN202110899111.0
申请日：2021-08-05
Applicant: 三星电子株式会社
IPC: H01L25/065 , H01L23/31
Abstract: 根据本发明构思的半导体封装包括：第一半导体芯片，配置为包括第一半导体器件、第一半导体衬底、穿透所述第一半导体衬底的多个贯通电极、以及布置在所述第一半导体衬底的上表面上的多个第一芯片连接焊盘；多个第二半导体芯片，依次堆叠在所述第一半导体芯片的上表面上，并且配置为各自包括第二半导体衬底、由所述第一半导体芯片控制的第二半导体器件、以及布置在所述第二半导体衬底的上表面上的多个第二芯片连接焊盘；多条接合线，配置为将所述多个第一芯片连接焊盘连接到所述多个第二芯片连接焊盘；以及多个外部连接端子，附接到所述第一半导体芯片。
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公开(公告)号：CN110047530A
公开(公告)日：2019-07-23
申请号：CN201811188969.0
申请日：2018-10-12
Applicant: 三星电子株式会社
Inventor： 全成桓
IPC: G11C7/22 , G11C11/4076 , H01L25/18
Abstract: 提供了一种具有时钟共享的半导体封装件，该半导体封装件适用于具有低功耗特性的电子系统。该半导体封装件包括：下封装件，包括下封装基底和安装在下封装基底上的存储器控制器；上封装件，堆叠在下封装件上，并包括上封装基底和安装在上封装基底上的存储器装置；以及多个竖直互连件，将下封装件电连接到上封装件。半导体封装件被配置为使存储器控制器输出用于作为存储器控制器与存储器装置之间的独立数据接口的通道的第一数据时钟信号，使第一数据时钟信号分支，并向存储器装置提供分支的第一数据时钟信号。
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公开(公告)号：CN108231102A
公开(公告)日：2018-06-29
申请号：CN201711384985.2
申请日：2017-12-20
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G11C11/4023 , G11C7/1012 , G11C7/1087 , G11C7/1093 , G11C7/222 , G11C11/2293 , G11C11/4093 , G11C7/1051 , G11C7/106 , G11C7/1078
Abstract: 一种半导体存储器装置的数据对齐电路及其对齐数据的方法。数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。
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公开(公告)号：CN107919153A
公开(公告)日：2018-04-17
申请号：CN201710890589.0
申请日：2017-09-27
Applicant: 三星电子株式会社
IPC: G11C11/4076
CPC classification number: G11C7/222 , G06F1/12 , G06F13/1689 , G11C7/1051 , G11C7/1066 , G11C7/1078 , G11C7/1093 , G11C11/4076 , G11C11/4093 , G11C2207/2254
Abstract: 一种存储系统、存储装置及其执行的时钟同步方法，可实现存储装置的时钟同步操作。存储装置包括：第一时钟接收器，被配置成接收第一时钟信号；第二时钟接收器，被配置成在输入数据或输出数据时接收第二时钟信号，其中第二时钟信号在前同步码周期中具有第一时钟频率、且在前同步码周期之后具有与第一时钟频率不同的第二时钟频率；命令解码器，被配置成接收与第一时钟信号同步的时钟同步命令并产生时钟同步信号，其中时钟同步信号是在前同步码周期期间产生；以及时钟同步电路，被配置成响应于第二时钟信号而产生多个分频时钟信号，在前同步码周期期间锁存时钟同步信号，并根据锁存的结果而选择性地提供多个分频时钟信号作为内部数据时钟信号。
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公开(公告)号：CN107545915A
公开(公告)日：2018-01-05
申请号：CN201710501634.9
申请日：2017-06-27
Applicant: 三星电子株式会社
CPC classification number: G11C11/4076 , G06F11/1004 , G11C7/1066 , G11C7/1093 , G11C11/4093 , G11C11/4096 , G11C29/023 , G11C29/028 , G11C29/52 , G11C2029/0411
Abstract: 提供一种操作半导体存储器装置的方法和半导体存储器装置。在操作包括存储器单元阵列和被配置为控制对存储器单元阵列的访问的控制逻辑电路的半导体存储器装置的方法中，从外部存储器控制器接收与差分数据时钟信号同步的数据，基于从差分数据时钟信号分频出的分频数据时钟信号将所述数据存储在存储器单元阵列中，响应于来自存储器控制器的读取命令和目标地址从存储器单元阵列读取数据，根据半导体存储器装置的选通模式使用单选通信号和差分选通信号之一将读取数据发送到存储器控制器。
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