公开(公告)号：CN114155899A

公开(公告)日：2022-03-08

申请号：CN202110957396.9

申请日：2021-08-19

Applicant: 三星电子株式会社

Inventor： 韩龟渊 ,  姜振圭 ,  李来泳 ,  朴世准 ,  李载德

IPC: G11C16/08 ,  G11C16/20 ,  G11C16/24 ,  G11C16/30 ,  G11C5/14

Abstract: 一种非易失性存储器件，包括：存储单元阵列，包括与多条字线、多条位线和公共源极线连接的非易失性存储块；公共源极线驱动器，被配置为向所述公共源极线提供公共源极线电压；页缓冲器单元，被配置为向多条位线中的至少一条提供位线电压；控制逻辑电路，被配置为调整公共源极线电压和位线电压；以及通道初始化电路，其中所述通道初始化电路针对初始化脉冲来设置公共源极线电压和位线电压，并且所述通道初始化电路在多个读区段之间施加初始化脉冲，其中，在多个读区段中，向多条字线中的至少两条施加读电压。

公开(公告)号：CN115691618A

公开(公告)日：2023-02-03

申请号：CN202210790675.5

申请日：2022-07-05

Applicant: 三星电子株式会社

Inventor： 李惠志 ,  姜振圭 ,  李来泳 ,  朴世准 ,  李载悳 ,  韩龟渊

IPC: G11C16/14 ,  G11C16/34 ,  G11C16/08

Abstract: 一种半导体存储设备，包括源极层、沟道结构、在源极层上且在沟道结构的侧壁上间隔开的栅电极，以及公共源极线。栅电极包括第一字线组和第二字线组，第一字线组包括第一栅电极和第二栅电极，第二字线组包括第三栅电极和第四栅电极。响应于公共源极线的电压达到目标电压，半导体存储设备使得在第一擦除操作间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，并且在第二擦除操作间隔中将抑制电压施加到第一字线组并将擦除电压施加到第二字线组。

公开(公告)号：CN111816660A

公开(公告)日：2020-10-23

申请号：CN202010272722.8

申请日：2020-04-09

Applicant: 三星电子株式会社

Inventor： 姜振圭 ,  张佑在 ,  李昌燮 ,  朴世准 ,  李载德 ,  李正勋

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。

公开(公告)号：CN111816660B

公开(公告)日：2025-01-24

申请号：CN202010272722.8

申请日：2020-04-09

Applicant: 三星电子株式会社

Inventor： 姜振圭 ,  张佑在 ,  李昌燮 ,  朴世准 ,  李载德 ,  李正勋

IPC: H10B43/35 ,  H10B43/40 ,  H10B43/27

Abstract: 一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。

公开(公告)号：CN115705908A

公开(公告)日：2023-02-17

申请号：CN202210512988.4

申请日：2022-05-11

Applicant: 三星电子株式会社

Inventor： 韩龟渊 ,  朴相元 ,  姜振圭 ,  李来泳 ,  李载惪

IPC: G11C29/44 ,  G11C16/26 ,  G11C16/08 ,  G11C16/10 ,  G11C16/24

Abstract: 提供的是一种存储设置数据的存储器件及其操作方法。所述存储器件可以包括：单元阵列，所述单元阵列包括多个单元块，每一个所述单元块包括多个页面；以及控制逻辑，所述控制逻辑控制对所述单元阵列的编程和读取操作，其中所述单元阵列的至少一个页面存储包括与所述存储器件的设置操作相关的信息的信息数据读取(IDR)数据，所述单元阵列的至少一个其他页面存储包括所述IDR数据的反转位值的副本IDR数据，并且所述控制逻辑在发生所述IDR数据的读取失败时执行恢复操作，所述恢复操作通过读取所述副本IDR数据来修复从所述单元阵列读取的IDR数据中的错误。

公开(公告)号：CN111725219A

公开(公告)日：2020-09-29

申请号：CN202010169393.4

申请日：2020-03-12

Applicant: 三星电子株式会社

Inventor： 朴世准 ,  李载德 ,  张在薰 ,  姜振圭 ,  洪昇完 ,  洪玉千

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11578

Abstract: 一种半导体存储器件包括：堆叠结构，包括交替地堆叠在基板上的电极和绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构包括半导体图案和在半导体图案与电极之间的垂直绝缘层。垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层具有在半导体图案和每个电极之间的单元区域以及在半导体图案和每个绝缘层之间的单元分隔区域。单元区域的电荷存储层的一部分与隧道绝缘层物理接触。填充绝缘层在半导体图案和单元区域的电荷存储层的其余部分之间。