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公开(公告)号：CN119835945A
公开(公告)日：2025-04-15
申请号：CN202410943565.7
申请日：2024-07-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件。示例半导体存储器件包括：单元区域；以及外围电路区域，与单元区域电连接。单元区域包括：多个栅电极，彼此间隔开，并且在竖直方向上堆叠；以及沟道结构，沿竖直方向延伸穿过多个栅电极。外围电路区域包括：衬底；第一元件隔离结构；第一栅极结构，在第一有源区域上；第二元件隔离结构；第二栅极结构，在第二有源区域上；第三元件隔离结构；以及第三栅极结构，在第三有源区域上。第三元件隔离结构包括第一元件隔离图案和第二元件隔离图案。第一元件隔离图案和第二元件隔离图案包括彼此不同的材料。
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公开(公告)号：CN119212393A
公开(公告)日：2024-12-27
申请号：CN202410430965.8
申请日：2024-04-11
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/27 , H10B41/35 , H10B41/27 , H01L23/64 , H01L23/522 , G11C5/02 , G11C5/06 , G11C5/10
Abstract: 本公开涉及半导体器件和包括该半导体器件的电子系统，该半导体器件包括：第一基板；布线层，在第一基板上；第二基板，在布线层上并包括导电材料；第一水平导电层和第二水平导电层，依次堆叠在第二基板上并连接到第二基板；栅极堆叠结构，包括交替地堆叠在第二水平导电层上的层间绝缘层和栅电极；沟道结构，穿过栅极堆叠结构并连接到第二基板；第一电容器电极，在与第二基板相同的层上；第二电容器电极，与第一电容器电极重叠；以及第一电介质层，在第一电容器电极和第二电容器电极之间，其中，第二电容器电极在与布线层、第二基板、第一水平导电层和栅电极中的至少一个相同的层上。
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公开(公告)号：CN108695339B
公开(公告)日：2023-09-05
申请号：CN201810311074.5
申请日：2018-04-09
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。
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公开(公告)号：CN107527914B
公开(公告)日：2023-07-04
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN111816660A
公开(公告)日：2020-10-23
申请号：CN202010272722.8
申请日：2020-04-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。
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Patent Agency Ranking
公开(公告)号：CN111627915A
公开(公告)日：2020-09-04
申请号：CN201911402996.8
申请日：2019-12-30
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , G11C7/18 , G11C8/14
Abstract: 一种集成电路器件包括在竖直方向上从衬底延伸的沟道结构、沿所述多个沟道结构设置的存储器单元串、在所述竖直方向上彼此间隔开并包括擦除控制线和串选择线的栅极线、以及包括连接到所述擦除控制线的擦除控制驱动晶体管和连接到所述串选择线的串选择驱动晶体管的驱动晶体管。
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公开(公告)号：CN109841686A
公开(公告)日：2019-06-04
申请号：CN201811424893.7
申请日：2018-11-27
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 竖直型半导体装置包括：绝缘图案，其位于衬底上并且在与衬底的顶表面垂直的第一方向上彼此间隔开；沟道结构，其位于衬底上并且穿透绝缘图案；第一导电图案，其部分地填充在第一方向上彼此相邻的绝缘图案与沟道结构之间的间隙，并且在其表面中具有狭缝，狭缝在与衬底的顶表面平行的方向上延伸；以及，第二导电图案，其位于间隙中的第一导电图案上并填充狭缝。
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公开(公告)号：CN118591186A
公开(公告)日：2024-09-03
申请号：CN202410185545.8
申请日：2024-02-19
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件以及包括半导体器件的数据存储系统。所述半导体器件包括：第一半导体结构，其包括基板、位于所述基板上的电路器件、和位于所述电路器件上的电路互连线；以及第二半导体结构，其位于所述第一半导体结构上并且具有第一区域和第二区域，其中，所述第二半导体结构包括：板层；栅电极；第一沟道结构，其位于所述第一区域中；第二沟道结构，其位于所述第一区域中；以及接触插塞，其位于所述第二区域中，所述栅电极包括在所述第一区域中在所述垂直方向上具有第一厚度的第一栅电极以及在所述第一区域中在所述垂直方向上具有大于所述第一厚度的第二厚度的第二栅电极，并且所述第二栅电极公共地连接到所述接触插塞中的一个接触插塞。
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公开(公告)号：CN108461499B
公开(公告)日：2024-02-02
申请号：CN201810154276.3
申请日：2018-02-22
Applicant: 三星电子株式会社
Abstract: 本发明提供一种三维(3D)半导体存储器件及其操作方法，该3D半导体存储器件包括：电极结构，包括垂直堆叠在基板上并在第一方向上延伸的多个单元电极、以及顺序堆叠在所述多个单元电极上的下部串选择电极和上部串选择电极；第一垂直结构，穿过下部串选择电极和上部串选择电极以及所述多个单元电极；第二垂直结构，与上部串选择电极间隔开并穿过下部串选择电极和所述多个单元电极；以及第一位线，与电极结构相交并在不同于第一方向的第二方向上延伸。第一位线共同地接到第一垂直结构和第二垂直结构。第二垂直结构不延伸穿过上部串选择电极。
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公开(公告)号：CN115643760A
公开(公告)日：2023-01-24
申请号：CN202210827355.2
申请日：2022-07-13
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器装置包括：存储器单元区域、包括外围电路区域的第一类型的半导体衬底以及多个传输晶体管，其中，外围电路区包括第一区域和第二区域，第一区域是第二类型，并且包括第一掺杂区域、以及位于第一掺杂区域之下并且被配置为具有比第一掺杂区域高的掺杂浓度的第一阱区域，第二区域是第一类型，并且包括第二掺杂区域、以及位于第二掺杂区域之下并且被配置为具有比第二掺杂区域高的掺杂浓度的第二阱区域，多个传输晶体管之中的位于第一区域上的第一传输晶体管连接到串选择线或接地选择晶体管，多个传输晶体管之中的位于第二区域上的第二传输晶体管连接到字线，其中，正电压或负电压在第二传输晶体管的操作期间被施加到第二阱区域。
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