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公开(公告)号：CN112289774A
公开(公告)日：2021-01-29
申请号：CN202010670130.1
申请日：2020-07-13
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/48 , H01L27/02
Abstract: 一种半导体器件包括：衬底，具有彼此相对的第一表面和第二表面，并且具有位于第一表面上并由第一隔离区限定的有源区；多个有源鳍，布置在有源区上，沿第一方向延伸，并且由第二隔离区限定，第二隔离区具有小于第一隔离区的第一深度的第二深度；掩埋导电布线，位于与所述多个有源鳍相邻的沟槽中，并且沿所述沟槽的延伸方向延伸；填充绝缘部分，位于沟槽中，并且设置在掩埋导电布线周围；层间绝缘层，位于第一隔离区和第二隔离区上，并且位于掩埋导电布线上；接触结构，穿透层间绝缘层，并且接触掩埋导电布线；以及导电贯通结构，从第二表面穿过衬底延伸到沟槽，并且接触掩埋导电布线。
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公开(公告)号：CN112242404A
公开(公告)日：2021-01-19
申请号：CN202010359712.8
申请日：2020-04-29
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11582 , H01L25/18
Abstract: 一种三维半导体器件包括：下衬底；设置在下衬底上的多个下晶体管；设置在下晶体管上的上衬底；设置在下晶体管与上衬底之间的多个下导电线路；以及设置在上衬底上的多个上晶体管。至少一个下晶体管连接到相应的下导电线路。每一个上晶体管包括：设置在上衬底上的上栅电极；在上栅电极的第一侧设置在上衬底中的第一上源/漏极图案；以及在上栅电极的相对的第二侧设置在上衬底中的第二上源/漏极图案。上栅电极包括硅锗(SiGe)。
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公开(公告)号：CN109103124A
公开(公告)日：2018-12-28
申请号：CN201810521429.3
申请日：2018-05-25
Applicant: 三星电子株式会社
IPC: H01L21/67
Abstract: 本发明提供一种晶片结合装置，用于在晶片结合工艺和/或包括所述晶片结合装置的晶片结合系统中精确地检测晶片的结合状态。所述晶片结合装置包括：第一支撑板，包括第一表面和用于真空吸附在第一表面上设置的第一晶片的真空槽；第二支撑板，包括面对第一表面的第二表面。第二晶片在第二表面上。所述晶片结合装置和/或所述晶片结合系统包括位于第一支撑板的中心部分处的结合引发器和位于第一支撑板上的区域传感器，所述区域传感器被配置为检测第一晶片与第二晶片之间的结合的传播状态。
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公开(公告)号：CN106992162A
公开(公告)日：2017-07-28
申请号：CN201710037091.X
申请日：2017-01-18
Applicant: 三星电子株式会社
IPC: H01L23/48 , H01L25/065
Abstract: 本公开提供一种具有TSV结构的多重堆叠器件。该多重堆叠器件包括：下部器件，具有下基板、在下基板上的第一绝缘层以及在第一绝缘层上的硅通孔(TSV)焊盘；中间器件，具有中间基板、在中间基板上的第二绝缘层以及在第二绝缘层上的第一TSV凸块；上部器件，具有上基板、在上基板上的第三绝缘层以及在第三绝缘层上的第二TSV凸块；以及TSV结构，穿过上基板、第三绝缘层、第二绝缘层以及中间基板以连接到第一TSV凸块、第二TSV凸块和TSV焊盘。在中间基板与TSV结构之间的绝缘的第一TSV间隔物和在上基板与TSV结构之间的绝缘的第二TSV间隔物沿堆叠方向间隔开。
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公开(公告)号：CN109103124B
公开(公告)日：2023-10-13
申请号：CN201810521429.3
申请日：2018-05-25
Applicant: 三星电子株式会社
IPC: H01L21/67
Abstract: 本发明提供一种晶片结合装置，用于在晶片结合工艺和/或包括所述晶片结合装置的晶片结合系统中精确地检测晶片的结合状态。所述晶片结合装置包括：第一支撑板，包括第一表面和用于真空吸附在第一表面上设置的第一晶片的真空槽；第二支撑板，包括面对第一表面的第二表面。第二晶片在第二表面上。所述晶片结合装置和/或所述晶片结合系统包括位于第一支撑板的中心部分处的结合引发器和位于第一支撑板上的区域传感器，所述区域传感器被配置为检测第一晶片与第二晶片之间的结合的传播状态。
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公开(公告)号：CN102141650B
公开(公告)日：2016-06-01
申请号：CN201010578730.1
申请日：2010-12-03
Applicant: 三星电子株式会社
CPC classification number: G02B6/124 , G02B6/122 , G02B6/30 , G02B6/34 , G02B6/4214 , G02B2006/12104
Abstract: 本发明涉及光学器件及其制造方法。光波导和光耦合器件包括形成在体半导体衬底例如体硅衬底中的沟槽。底包层形成在沟槽中，芯区形成在底包层上。反射元件诸如分布式布拉格反射器能形成在耦合器件和/或波导器件下面。因为光学器件集成在体衬底中，所以根据硅光电子技术，光学器件能容易地在芯片或管芯上与其它器件集成。具体地，例如，光学器件能集成在DRAM存储器电路芯片管芯中。
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公开(公告)号：CN102299136A
公开(公告)日：2011-12-28
申请号：CN201110154632.X
申请日：2011-06-10
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L25/0657 , H01L23/481 , H01L23/528 , H01L2224/16146 , H01L2225/06541 , H01L2924/01327 , H01L2924/00
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括通路结构和导电结构。通路结构具有一表面，该表面具有平坦部分和突起部分。导电结构形成在通路结构的平坦部分的至少一部分上且不形成在通路结构的突起部分的至少一部分上。例如，导电结构仅形成在平坦部分上而不形成在突起部分的任何部分上，以形成导电结构与通路结构之间的高质量连接。
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公开(公告)号：CN110931443B
公开(公告)日：2025-01-03
申请号：CN201910835996.0
申请日：2019-09-05
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L25/18
Abstract: 本公开提供了半导体装置和包括其的半导体封装件。半导体装置包括第一电介质层上的第一缓冲电介质层；按次序布置在第一缓冲电介质层上的第二电介质层和第二缓冲电介质层，第二缓冲电介质层与第一缓冲电介质层接触；以及焊盘互连结构，其穿过第一缓冲电介质层和第二缓冲电介质层，其中焊盘互连结构包括铜和锡。
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