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公开(公告)号：CN108122921B
公开(公告)日：2023-07-04
申请号：CN201711212963.8
申请日：2017-11-28
Applicant: 三星电子株式会社
Abstract: 一种三维半导体器件包括：包含单元阵列区和外围电路区的半导体衬底；电极结构，其包括垂直堆叠在单元阵列区上的电极；在外围电路区上的MOS电容器；覆盖电极结构和MOS电容器的层间电介质层；在层间电介质层上的第一电源线和第二电源线，其在第一方向上彼此间隔开并在第二方向上延伸；连接到第一电源线和MOS电容器的第一端子的第一下插塞；以及连接到第二电源线和MOS电容器的第二端子的第二下插塞。第二电源线在第一下插塞中的在第一方向和第二方向中的一个方向上与第二下插塞中的一些相邻的一个第一下插塞上。
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公开(公告)号：CN119451218A
公开(公告)日：2025-02-14
申请号：CN202410787146.9
申请日：2024-06-18
Applicant: 三星电子株式会社
Abstract: 一种半导体装置，包括：第一衬底，其掺杂有第一导电类型的杂质；第一阱区，其形成在第一衬底中并且掺杂有不同于第一导电类型的第二导电类型的杂质；第一保护带，其在平行于衬底的上表面的第一方向上延伸，位于第一阱区中，并且掺杂有第二导电类型的杂质；第二保护带，其面对第一保护带，位于衬底中，并且掺杂有第一导电类型的杂质；第一电极结构，其电连接到第一保护带；第二电极结构，其电连接到第二保护带；以及第一绝缘层，其位于第一电极结构和第二电极结构的侧壁上，第一电极结构、绝缘层和第二电极结构提供电容器。
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公开(公告)号：CN107204341B
公开(公告)日：2020-06-23
申请号：CN201710065305.4
申请日：2017-02-06
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供一种制造垂直存储器装置的方法，所述方法包括基于每个沟道孔和与其相邻的隔离区之间的距离、多个沟道孔在布局中的形状、多个沟道孔在布局中的坐标中的至少一个，将包括在垂直存储器装置的布局中的多个沟道孔划分为多种类型。识别连接到包括在布局中的多条位线中的每条位线的沟道孔的类型，以及基于针对每条位线确定的沟道孔的类型来确定多条位线的负载是否均衡。
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公开(公告)号：CN117133738A
公开(公告)日：2023-11-28
申请号：CN202310393481.6
申请日：2023-04-13
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L23/64 , H10B80/00 , H01L25/16
Abstract: 一种非易失性存储器件，包括：第一芯片，包括第一衬底和电路元件；以及第二芯片，堆叠在所述第一芯片上。所述第二芯片包括：第二衬底，包括第一单元区域和第二单元区域；栅电极，堆叠在所述第二衬底的所述第二单元区域上，其中，所述栅电极位于所述第二衬底与所述第一芯片之间；上绝缘层，被配置为覆盖所述第二衬底；虚设焊盘和输入/输出焊盘，位于所述上绝缘层上；覆盖层，位于所述上绝缘层上以覆盖所述虚设焊盘，其中，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部；以及虚设接触插塞，位于所述第二衬底的一侧，其中，所述虚设接触插塞被配置为穿透所述上绝缘层并电连接所述虚设焊盘和所述电路元件。
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Patent Agency Ranking
公开(公告)号：CN107204341A
公开(公告)日：2017-09-26
申请号：CN201710065305.4
申请日：2017-02-06
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供一种制造垂直存储器装置的方法，所述方法包括基于每个沟道孔和与其相邻的隔离区之间的距离、多个沟道孔在布局中的形状、多个沟道孔在布局中的坐标中的至少一个，将包括在垂直存储器装置的布局中的多个沟道孔划分为多种类型。识别连接到包括在布局中的多条位线中的每条位线的沟道孔的类型，以及基于针对每条位线确定的沟道孔的类型来确定多条位线的负载是否均衡。
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公开(公告)号：CN118510268A
公开(公告)日：2024-08-16
申请号：CN202410180311.4
申请日：2024-02-18
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器装置，包括：单元衬底上的单元区，以及在外围电路板上的以接合方式连接到单元区的外围电路区。其中，单元区包括顺序堆叠在单元衬底的第一侧上的多个栅电极、连接到第一栅电极的在延伸区中沿竖直方向延伸的第一旁路单元接触插塞、连接到第二栅电极的在延伸区中延伸的正常单元接触插塞、电连接到第一旁路单元接触插塞的第一金属布线、以及位于第一金属布线上并电连接到第一金属布线的第二金属布线，其中第二金属布线通过包括多个接合金属对的第一旁路路径与第四金属布线连接。
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公开(公告)号：CN117479537A
公开(公告)日：2024-01-30
申请号：CN202310713782.2
申请日：2023-06-15
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/41 , H10B41/20 , H10B43/35 , H10B43/40 , H10B43/20 , H01L27/02 , H01L23/482 , H01L23/488 , H01L23/00
Abstract: 公开了一种半导体芯片，包括：防护环，围绕半导体衬底的边缘；内部电路结构，形成在半导体衬底上并包括存储单元阵列区域和外围电路区域；以及裂纹检测电路，位于防护环和内部电路结构之间，并检测是否发生裂纹。该半导体芯片还包括第一倒角区域至第四倒角区域，该第一倒角区域至第四倒角区域根据焊盘的位置或内部电路结构的设计布置而具有不同的形状和尺寸。
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公开(公告)号：CN112630629A
公开(公告)日：2021-04-09
申请号：CN202011008040.2
申请日：2020-09-23
Applicant: 三星电子株式会社
IPC: G01R31/317 , H01L23/544
Abstract: 一种半导体器件包括第一半导体芯片、第二半导体芯片、感测线和检测电路。第一半导体芯片包括位线、字线、电连接到位线的第一接合垫、电连接到字线的第二接合垫、以及电连接到位线和字线的存储单元。第二半导体芯片包括电连接到第一接合垫的第三接合垫、电连接到第二接合垫的第四接合垫以及输入/输出电路。输入/输出电路经由第三接合垫和第四接合垫将数据写到存储单元。感测线沿着第一半导体芯片和第二半导体芯片中的至少一个的边缘部分延伸。检测电路在第二半导体芯片中，并且可以使用感测线检测来自第一半导体芯片和第二半导体芯片中的至少一个的缺陷。
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公开(公告)号：CN108122921A
公开(公告)日：2018-06-05
申请号：CN201711212963.8
申请日：2017-11-28
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/1157 , H01L27/11551 , H01L27/11578 , H01L23/64
CPC classification number: H01L27/11573 , G11C13/0038 , G11C16/30 , H01L23/5286 , H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L27/2436 , H01L27/2454 , H01L27/249 , H01L29/94 , H01L27/11551 , H01L27/11578 , H01L28/40
Abstract: 一种三维半导体器件包括：包含单元阵列区和外围电路区的半导体衬底；电极结构，其包括垂直堆叠在单元阵列区上的电极；在外围电路区上的MOS电容器；覆盖电极结构和MOS电容器的层间电介质层；在层间电介质层上的第一电源线和第二电源线，其在第一方向上彼此间隔开并在第二方向上延伸；连接到第一电源线和MOS电容器的第一端子的第一下插塞；以及连接到第二电源线和MOS电容器的第二端子的第二下插塞。第二电源线在第一下插塞中的在第一方向和第二方向中的一个方向上与第二下插塞中的一些相邻的一个第一下插塞上。
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