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公开(公告)号：CN119922920A
公开(公告)日：2025-05-02
申请号：CN202411510347.0
申请日：2024-10-28
Applicant: 三星电子株式会社
Abstract: 提供了一种三维存储装置。该三维存储装置包括：存储单元阵列，在第一芯片中实现；以及外围电路，在第二芯片和沿竖直方向与第一芯片重叠的第三芯片中实现。外围电路包括：第一外围电路，在第二芯片和第三芯片中实现；第二外围电路，在第二芯片中实现并且包括至少一个高压晶体管；以及第三外围电路，在第三芯片中实现并且包括至少一个低压晶体管。第一外围电路包括：第一子外围电路，在第二芯片中实现并且包括至少一个高压晶体管；以及第二子外围电路，在第三芯片中实现并且包括至少一个低压晶体管。
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公开(公告)号：CN117500274A
公开(公告)日：2024-02-02
申请号：CN202310713454.2
申请日：2023-06-15
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置和包括其的存储器系统。垂直集成的非易失性存储器装置包括：外围电路结构，其中具有外围电路；以及单元阵列结构，接合到外围电路结构，并且其中具有单元区域和连接区域。单元区域包括在连接区域中交替堆叠的多个栅电极和多个绝缘层。多个栅电极包括具有阶梯形状的单元堆叠件、被配置为穿过单元区域中的单元堆叠件的多个电容器芯接触结构、以及在连接区域中连接到多个栅电极的多个电容器栅极接触结构。多个电容器芯接触结构中的每个包括(i)电连接到外围电路的第一芯导体和(ii)在第一芯导体与多个栅电极之间延伸的第一覆盖绝缘层，并且构成电容器，在电容器中，第一芯导体、第一覆盖绝缘层和多个栅电极连接到外围电路。
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公开(公告)号：CN114373496A
公开(公告)日：2022-04-19
申请号：CN202111025381.5
申请日：2021-09-02
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器装置。所述存储器装置包括：外围电路区域，包括第一基底和位于第一基底上的电路元件，电路元件的至少一部分提供源极驱动器；以及单元区域，包括在与第一基底的上表面垂直的第一方向上与外围电路区域堆叠的第二基底以及在与所述第二基底的上表面平行的第二方向上布置的单元块和虚设块。每个单元块包括交替地堆叠在第二基底上的栅电极层和绝缘层以及沿第一方向延伸以穿透栅电极层和绝缘层并连接到第二基底的沟道结构，虚设块之中的至少一个源极接触块包括位于第二基底上的第一虚设绝缘区域以及沿第一方向延伸、穿透第一虚设绝缘区域并连接到第二基底的源极接触件，并且源极接触件在单元区域的上部中通过金属布线连接到源极驱动器。
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公开(公告)号：CN115083488A
公开(公告)日：2022-09-20
申请号：CN202210126135.7
申请日：2022-02-10
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置及其操作方法。所述非易失性存储器装置包括：多条位线，与多个单元串连接；共源极线，与所述多个单元串连接；至少一条虚设位线，设置在共源极线与所述多条位线之间；控制逻辑电路，响应于来自外部装置的命令而生成至少一个虚设位线驱动信号；以及虚设位线驱动器，响应于所述虚设位线驱动信号选择性地向所述至少一条虚设位线提供第一电压。
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公开(公告)号：CN117596884A
公开(公告)日：2024-02-23
申请号：CN202310988281.5
申请日：2023-08-07
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括：第一半导体层，包括单元区域和阶梯区域，单元区域具有存储单元阵列，阶梯区域与单元区域相邻；以及第二半导体层，在垂直方向上堆叠在第一半导体层上并且包括行译码器。第一半导体层包括：多条字线，在所述垂直方向上堆叠；包括至少一条串选择线的层，该层堆叠在多条字线上；以及多个第一通道晶体管，位于阶梯区域中并且位于包括至少一条串选择线的层上，其中，在阶梯区域中，多条字线具有阶梯形状，并且多个第一通道晶体管将多条字线电连接到行译码器。
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Patent Agency Ranking
公开(公告)号：CN117529112A
公开(公告)日：2024-02-06
申请号：CN202310499117.8
申请日：2023-05-05
Applicant: 三星电子株式会社
IPC: H10B43/27 , H10B43/35 , H10B43/50 , H10B43/40 , H10B43/10 , H10B41/27 , H10B41/35 , H10B41/41 , H10B41/50 , H10B41/10 , G11C16/08 , G11C16/24 , G11C5/06 , G11C5/02
Abstract: 一种非易失性存储器件包括第一半导体层和第二半导体层。第一半导体层包括：存储单元，电连接到位线和字线，每一条位线沿第一方向延伸，每一条字线沿第二方向延伸并沿竖直方向堆叠；字线焊盘，分别对应于字线并以阶梯形布置；以及字线接触部，分别电连接到字线焊盘。第二半导体层包括：传输晶体管，分别电连接到字线接触部以在竖直方向上分别与字线焊盘重叠。每一个字线焊盘具有在第一方向上的第一宽度和在第二方向上的第二宽度。每一个传输晶体管具有在第一方向上的第一间距和在第二方向上的第二间距。
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公开(公告)号：CN117479537A
公开(公告)日：2024-01-30
申请号：CN202310713782.2
申请日：2023-06-15
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/41 , H10B41/20 , H10B43/35 , H10B43/40 , H10B43/20 , H01L27/02 , H01L23/482 , H01L23/488 , H01L23/00
Abstract: 公开了一种半导体芯片，包括：防护环，围绕半导体衬底的边缘；内部电路结构，形成在半导体衬底上并包括存储单元阵列区域和外围电路区域；以及裂纹检测电路，位于防护环和内部电路结构之间，并检测是否发生裂纹。该半导体芯片还包括第一倒角区域至第四倒角区域，该第一倒角区域至第四倒角区域根据焊盘的位置或内部电路结构的设计布置而具有不同的形状和尺寸。
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公开(公告)号：CN119342824A
公开(公告)日：2025-01-21
申请号：CN202410740898.X
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: H10B41/50 , H10B41/27 , H10B41/35 , H10B41/41 , H10B43/50 , H10B43/27 , H10B43/35 , H10B43/40 , G11C5/02 , G11C5/06
Abstract: 提供了一种三维(3D)半导体存储器件。该器件包括：存储单元区域；以及外围电路，被配置为控制存储单元区域。存储单元区域包括：单元阵列区域，包括沿竖直方向布置的存储单元；以及连接区域，包括与存储单元连接的字线的端部，其中，端部形成阶梯配置。外围电路包括沿竖直方向与连接区域重叠的外围电路区域。外围电路区包括电连接到字线中的第一字线的第一主传输晶体管，以及与字线电分离的第一虚设传输晶体管。第一主传输晶体管和第一虚设传输晶体管沿垂直于竖直方向的第一方向布置。
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公开(公告)号：CN117677193A
公开(公告)日：2024-03-08
申请号：CN202310749745.7
申请日：2023-06-25
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器包括：衬底，所述衬底包括传输晶体管区域；外围电路结构，所述外围电路结构包括在所述传输晶体管区域上的传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着第一方向交替地布置的多个单元阵列区域和多个连接区域。所述单元阵列结构包括堆叠结构，所述堆叠结构包括垂直堆叠并对应地连接到所述传输晶体管的导电图案。所述堆叠结构包括在所述连接区域上的阶梯式结构。所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠。
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