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公开(公告)号：CN110828450B
公开(公告)日：2025-05-09
申请号：CN201910460009.3
申请日：2019-05-29
Applicant: 三星电子株式会社
Abstract: 提供了一种集成电路，包括：沿第一方向在第一行中延伸的至少一个有源区；沿第一方向在第二行中延伸的至少一个有源区；以及多高度单元，包括第一行中的至少一个有源区、第二行中的至少一个有源区、沿与第一水平方向相交的第二方向上延伸的至少一条栅极线，其中，第一行中的至少一个有源区和第二行中的至少一个有源区中的每个有源区被扩散切断终止。
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公开(公告)号：CN109962066A
公开(公告)日：2019-07-02
申请号：CN201811276469.2
申请日：2018-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , H03K19/0185
Abstract: 提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
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公开(公告)号：CN108695314A
公开(公告)日：2018-10-23
申请号：CN201810305468.X
申请日：2018-04-08
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/11807 , H01L27/0207 , H01L2027/11861 , H01L2027/11864 , H01L2027/11875 , H01L2027/11881 , H01L2027/11885 , H01L27/0203
Abstract: 本公开提供了集成电路及其制造方法以及集成电路的导电层。一种集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流和从第二导电图案流动到第一导电图案的第二电流在不同的时间经过。通路布置在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。
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公开(公告)号：CN117595835A
公开(公告)日：2024-02-23
申请号：CN202310905682.X
申请日：2023-07-21
Applicant: 三星电子株式会社
IPC: H03K3/356 , G01R31/3185
Abstract: 一种触发电路可以包括选择电路、主锁存电路和从锁存电路。选择电路具有第一节点和第二节点，并且选择电路包括串联连接在电源端子和第一节点之间的第一P型晶体管、第二P型晶体管和第三P型晶体管；串联连接在电源端子和第一节点之间的第四P型晶体管和第五P型晶体管；串联连接在第一节点和电源接地端子之间的第一N型晶体管和第二N型晶体管；串联连接在第一节点和电源接地端子之间的第三N型晶体管和第四N型晶体管；和第一反相器。第一反相器具有连接到第一节点的第一反相器输入端子和连接到第二节点的第一反相器输出端子，其中第一反相器被配置为响应于时钟信号和/或第三节点的信号向第一反相器输出端子输出数据信号或扫描输入信号之一。
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公开(公告)号：CN112751560A
公开(公告)日：2021-05-04
申请号：CN202010790558.X
申请日：2020-08-07
Applicant: 三星电子株式会社
IPC: H03K19/094
Abstract: 提供了时钟门控单元及集成电路。所述时钟门控单元可包括：第一2‑输入逻辑门，所述第一2‑输入逻辑门被配置为接收时钟输入和第一信号并且生成第二信号；反相器，所述反相器被配置为接收所述第二信号并生成时钟输出；以及3‑输入逻辑门，所述3‑输入逻辑门包括第二2‑输入逻辑门，所述3‑输入逻辑门被配置为生成所述第一信号。所述第一2‑输入逻辑门和所述第二2‑输入逻辑门通过交叉耦接形成置位复位(SR)锁存器，所述3‑输入逻辑门包括反馈晶体管，所述反馈晶体管被配置为独家接收所述第一2‑输入逻辑门的内部信号，并且所述反馈晶体管被所述内部信号的激活被配置为：通过防止第一节点的上拉或下拉来避免竞争状况，在所述第一节点处所述第一信号被生成。
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Patent Agency Ranking
公开(公告)号：CN118471977A
公开(公告)日：2024-08-09
申请号：CN202410662423.3
申请日：2018-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , H03K19/0185
Abstract: 提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
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公开(公告)号：CN109962066B
公开(公告)日：2024-06-14
申请号：CN201811276469.2
申请日：2018-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , H03K19/0185
Abstract: 提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
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公开(公告)号：CN108695314B
公开(公告)日：2023-12-12
申请号：CN201810305468.X
申请日：2018-04-08
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供了集成电路及其制造方法以及集成电路的导电层。一种集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流和从第二导电图案流动到第一导电图案的第二电流在不同的时间经过。通路布置在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。
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公开(公告)号：CN116886076A
公开(公告)日：2023-10-13
申请号：CN202310728280.7
申请日：2017-07-14
Applicant: 三星电子株式会社
Abstract: 一种触发器包括至少一个第一鳍；与至少一个第一鳍平行的至少一个第二鳍；至少一个第一鳍上的第一和第二电力触点；至少一个第二鳍上的第一和第二接地触点；第一和第二电力触点之间以及第一和第二接地触点之间的至少一个第一鳍和至少一个第二鳍上的第一和第二栅极图案；第一和第二栅极图案之间的至少一个第一鳍上的第三和第四栅极图案；第一和第二栅极图案之间的至少一个第二鳍上的第五和第六栅极图案；分别在第一、第三和第五栅极图案上的第一、第二和第三触点；在第三和第四栅极图案之间的至少一个第一鳍上的第四触点；在第五和第六栅极图案之间的至少一个第二鳍上的第五触点；以及分别在第四、第六和第二栅极图案上的第六、第七和第八触点。
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公开(公告)号：CN118630018A
公开(公告)日：2024-09-10
申请号：CN202410252985.0
申请日：2024-03-06
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238
Abstract: 公开集成电路，所述集成电路包括：多个标准单元，在基底的前表面上；以及背侧配线层，在基底的背表面上，其中，所述多个标准单元包括第一标准单元，第一标准单元包括第一P型晶体管和第一N型晶体管，背侧配线层包括被配置为接收第一电源电压的第一背侧配线图案、被配置为接收第二电源电压的第二背侧配线图案和被配置为接收地电压的第三背侧配线图案，并且第一标准单元至少部分地与第一背侧配线图案、第二背侧配线图案和第三背侧配线图案叠置。
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