公开(公告)号：CN100533743C

公开(公告)日：2009-08-26

申请号：CN200610106184.5

申请日：2006-07-20

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  李昌勋 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L27/105 ,  H01L23/522 ,  H01L21/8239 ,  H01L21/768

CPC classification number: H01L27/11524 ,  G11C16/0433 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825

Abstract: 本发明提供了一种非易失存储单元，包括：源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。

公开(公告)号：CN100481351C

公开(公告)日：2009-04-22

申请号：CN200510065634.6

申请日：2005-02-04

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  金龙泰

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/8239 ,  H01L29/788 ,  H01L27/10

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7885

Abstract: 提供了具有自对准的浮栅和控制栅结构的非易失分裂栅存储器单元和用于制造该存储器单元的示例性工艺，其对于分裂栅元件的相对长度和间隔提供了改善的尺寸控制。每个控制栅包括在相关浮栅的至少一部分的上方延伸的突出部分，该突出部分的尺寸由第一牺牲多晶硅间隙壁确定，当其被除去时，在中间绝缘结构中产生凹陷区域。然后形成控制栅以作为与中间绝缘结构相邻的多晶硅间隙壁，延伸到凹陷区域中的间隙壁部分决定了突出部分的尺寸和间隔以及将分裂栅电极的上部隔开的多晶硅间氧化物的厚度，由此提供改善的性能和可制造性。

公开(公告)号：CN101615597B

公开(公告)日：2011-04-20

申请号：CN200910139687.6

申请日：2006-07-20

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  李昌勋 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L21/8247 ,  H01L21/768 ,  H01L27/115

CPC classification number: H01L27/11524 ,  G11C16/0433 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825

Abstract: 本发明提供了一种非易失存储单元，包括：源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。

公开(公告)号：CN100576568C

公开(公告)日：2009-12-30

申请号：CN200610067866.X

申请日：2006-03-13

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱 ,  金龙泰 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328 ,  H01L29/7885

Abstract: 披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供了增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

公开(公告)号：CN100495732C

公开(公告)日：2009-06-03

申请号：CN200410100545.6

申请日：2004-09-15

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  金龙泰

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/4232 ,  H01L29/792

Abstract: 本发明涉及局部长度氮化物SONOS器件及其制造方法，其中提供一个局部长度氮化物浮栅结构，用于减少或避免氮化物浮栅中的横向电子迁移。该结构包括一个导致器件具有较低的阈值电压的薄栅氧化物。另外，局部长度氮化物层是自对准的，这避免氮化物的对准偏差，因此导致器件间阈值电压变化的减小。

公开(公告)号：CN101075620A

公开(公告)日：2007-11-21

申请号：CN200710103469.8

申请日：2007-05-18

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  柳铉基 ,  李龙圭

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线部分重叠排列在矩阵的行方向的基本矩形场区，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。

公开(公告)号：CN101075620B

公开(公告)日：2012-03-21

申请号：CN200710103469.8

申请日：2007-05-18

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  柳铉基 ,  李龙圭

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。

公开(公告)号：CN100517721C

公开(公告)日：2009-07-22

申请号：CN200510109674.6

申请日：2005-09-19

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328

Abstract: 在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在该基板上设置绝缘的浮置栅极。该浮置栅极至少与第一结区部分交叠。在浮置栅极上设置绝缘的编程栅极。编程栅极具有弯曲的上表面。半导体器件还包括设置在基板上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区部分交叠。

公开(公告)号：CN1841783A

公开(公告)日：2006-10-04

申请号：CN200610009391.9

申请日：2006-03-07

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  尹胜范 ,  韩晶昱 ,  田喜锡 ,  崔容硕 ,  徐辅永 ,  权赫基

IPC: H01L29/788 ,  H01L29/40 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7885 ,  G11C16/0425 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328

Abstract: 披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

公开(公告)号：CN1794458A

公开(公告)日：2006-06-28

申请号：CN200510109674.6

申请日：2005-09-19

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328

Abstract: 在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在该基板上设置绝缘的浮置栅极。该浮置栅极至少与第一结区部分交叠。在浮置栅极上设置绝缘的编程栅极。编程栅极具有弯曲的上表面。半导体器件还包括设置在基板上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区部分交叠。