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公开(公告)号：CN118829203A
公开(公告)日：2024-10-22
申请号：CN202311592765.4
申请日：2023-11-27
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：衬底，所述衬底包括在第一方向上彼此相邻的单元块区域和外围区域；有源图案，所述有源图案位于所述单元块区域上；位线，所述位线设置在所述有源图案上并且在所述第一方向上延伸；第一绝缘结构，所述第一绝缘结构与所述位线接触；以及接触插塞，所述接触插塞电连接到所述位线。所述位线可以包括第一弯曲部分、连接到所述第一弯曲部分的第一直线部分、以及连接到所述第一弯曲部分的第一中介部分。所述接触插塞可以与所述第一弯曲部分交叠。
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公开(公告)号：CN113410235A
公开(公告)日：2021-09-17
申请号：CN202110288110.2
申请日：2021-03-17
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 本申请提供了一种半导体存储器件及其制造方法，半导体存储器件包括：第一杂质区和第二杂质区，在半导体衬底中间隔开；位线，电连接到第一杂质区；存储节点接触部，电连接到第二杂质区；气隙，在位线与存储节点接触部之间；着落焊盘，电连接到存储节点接触部；掩埋介电图案，在着落焊盘的侧壁上且在气隙上；以及间隔物封盖图案，在掩埋介电图案与气隙之间。
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公开(公告)号：CN113314665A
公开(公告)日：2021-08-27
申请号：CN202110225664.8
申请日：2021-03-01
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器装置，包括：衬底中间隔开的第一杂质区和第二杂质区；器件隔离图案，其位于第一杂质区与第二杂质区之间；位线接触件，其位于第一杂质区上；存储节点接触件，其位于第二杂质区上；以及介电图案，其位于位线接触件与存储节点接触件之间。器件隔离图案的侧壁的上部具有第一倾角，器件隔离图案的侧壁的下部具有与第一倾角不同的第二倾角。
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公开(公告)号：CN116896869A
公开(公告)日：2023-10-17
申请号：CN202310026104.9
申请日：2023-01-09
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器装置。所述半导体存储器装置包括：器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；第一存储节点垫，设置在第一有源部分上；第二存储节点垫，设置在第二有源部分上；垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；字线，设置在基底中以与第一有源部分和第二有源部分交叉；位线，设置在垫分离图案上并与字线交叉；缓冲层，设置在垫分离图案上；以及掩模多晶硅图案，置于缓冲层与位线之间，其中，掩模多晶硅图案的侧表面与位线的侧表面基本对齐，并且掩模多晶硅图案与垫分离图案竖直地叠置。
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公开(公告)号：CN116471836A
公开(公告)日：2023-07-21
申请号：CN202310061377.7
申请日：2023-01-17
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括具有有源区和非有源区的衬底。额外焊盘层设置在衬底的有源区上。第一接触层设置在从额外焊盘层的表面起限定在衬底的内部的接触孔中。第一硅化物层设置在第一接触层的两个侧壁上。掩埋绝缘层在第一接触层和第一硅化物层的侧面处掩埋在接触孔中。第二硅化物层设置在额外焊盘层的上表面和侧壁上。第二接触层在掩埋绝缘层和第二硅化物层上，并且与第二硅化物层直接接触。
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Patent Agency Ranking
公开(公告)号：CN116056450A
公开(公告)日：2023-05-02
申请号：CN202211290766.9
申请日：2022-10-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件，包括：衬底，包括单元阵列区和外围电路区，并且包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区；多条位线，布置在衬底的单元阵列区中，并且在第一方向上延伸；多个单元焊盘结构，布置在位线之间，并且各自包括顺序布置在第一有源区的顶表面上的第一导电层、第一中间层和第一金属层；以及外围电路栅电极，设置在衬底的外围电路区上，并且包括顺序布置在至少一个第二有源区上的第二导电层、第二中间层及第二金属层。
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公开(公告)号：CN115696910A
公开(公告)日：2023-02-03
申请号：CN202210630011.2
申请日：2022-06-06
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种具有改善的电特性和可靠性的半导体存储器装置。半导体存储器装置包括：基底，包括由器件分离膜限定的有源区域，有源区域包括第一部分和第二部分，第二部分分别位于第一部分的两个相对侧上；位线，位于基底上并且跨有源区域延伸；以及位线接触件，位于基底与位线之间并且连接到有源区域的第一部分。位线接触件包括第一钌图案，并且第一钌图案的上表面的宽度小于第一钌图案的底表面的宽度。
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公开(公告)号：CN112447726A
公开(公告)日：2021-03-05
申请号：CN202010644166.2
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/528 , H01L21/8242
Abstract: 提供了一种半导体装置及其制造方法。所述半导体装置包括：有源区域，由形成在基底中的器件隔离层限定；字线，被构造为穿过有源区域，字线在第一方向上延伸并且形成在基底中；位线，在字线上在与第一方向垂直的第二方向上延伸；第一接触件，将位线连接到有源区域；第一掩模，用于形成有源区域，第一掩模形成在有源区域上；以及第二掩模，第二掩模的顶表面的高度比有源区域的顶表面的高度大，第二掩模覆盖字线，其中，有源区域具有延伸为相对于第一方向形成锐角的条形形状。
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公开(公告)号：CN116896862A
公开(公告)日：2023-10-17
申请号：CN202211586563.4
申请日：2022-12-09
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件，所述半导体器件包括：导电接触插塞，所述导电接触插塞位于衬底上，并且包括下部和位于所述下部上的上部，所述下部具有第一宽度，并且所述上部具有小于所述第一宽度的第二宽度；位线结构，所述位线结构位于所述导电接触插塞上，并且包括在与所述衬底的上表面垂直的垂直方向上设置的导电结构和绝缘结构；以及第一下间隔物、第二下间隔物和第三下间隔物，所述第一下间隔物、所述第二下间隔物和所述第三下间隔物在与所述衬底的所述上表面平行的水平方向上顺序地设置在所述导电接触插塞的所述下部的侧壁上，其中，所述第三下间隔物的最上表面高于所述第一下间隔物的上表面和所述第二下间隔物的上表面。
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公开(公告)号：CN102110406A
公开(公告)日：2011-06-29
申请号：CN201010609003.7
申请日：2010-12-28
Applicant: 三星电子株式会社
CPC classification number: G09G3/3677 , G09G2300/0417 , G09G2310/0286 , G11C19/28
Abstract: 本发明公开了一种栅极驱动电路，该栅极驱动电路包括N个级(其中，N是大于或等于2的自然数)。N个级是级联的，N个级中的每一级具有连接到该级的栅极线。第一级组包括N个级中的k个级(其中，k是小于N的自然数)，并且第一级组响应于起始信号输出第一输出信号。第二级组(包括N-k个级)响应于第一输出信号产生第二输出信号，并向相应的栅极线输出第二输出信号。第一级组包括第一缓冲器和第二缓冲器，第一缓冲器和第二缓冲器中的每个缓冲器接收起始信号。第一缓冲器的尺寸小于第二缓冲器的尺寸。
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