公开(公告)号：CN104282743B

公开(公告)日：2018-02-02

申请号：CN201410317578.X

申请日：2014-07-04

Applicant: 三菱电机株式会社

Inventor： 山下润一 ,  寺岛知秀

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/0649 ,  H01L21/761 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/76289 ,  H01L27/1203

Abstract: 本发明的目的在于提供一种半导体装置，其在埋入式绝缘膜和衬底之间形成空洞区域而提高耐压，并具有充分的机械强度。其具有：衬底(12)；形成于该衬底上的埋入式绝缘膜(14)；形成于该埋入式绝缘膜之上的SOI层(20)；将该SOI层划分为第一SOI层(20a)和与该第一SOI层绝缘的第二SOI层(20b)的绝缘膜(22)；形成于该第一SOI层的元件(30)；以及在一端具有位于该第二SOI层正上方的焊盘(70a)，另一端与该第一SOI层相连接的电极(70)，在该第一SOI层正下方的该埋入式绝缘膜和该衬底之间具有空洞区域(18)，该第二SOI层正下方的该埋入式绝缘膜的至少一部分与该衬底直接接触。

公开(公告)号：CN102386231B

公开(公告)日：2014-06-18

申请号：CN201110212741.2

申请日：2011-07-19

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/10 ,  H01L29/06

CPC classification number: H01L29/7393 ,  H01L29/0657 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1087 ,  H01L29/402 ,  H01L29/407 ,  H01L29/7394 ,  H01L29/7835

Abstract: 在半导体衬底(1)的主表面上，隔着包含相对厚度较薄的部分(3a)和厚度较厚的部分(3b)的电介质部(3)，形成N-半导体层(2)。在N-半导体层(2)的既定区域中，形成N型杂质区域(5)和P型杂质区域(4)。在由N型杂质区域(5)和N-半导体层(2)夹住的P型杂质区域(4)的部分的表面上形成有栅电极(9)。在与P型杂质区域(4)隔着距离的N-半导体层(2)的既定区域中，形成有P型杂质区域(6)。以从N-半导体层(2)的表面到达电介质部(3)的方式，作为耗尽层阻止部形成N型杂质区域(13)，具有比N-半导体层(2)的杂质浓度还高的杂质浓度。

公开(公告)号：CN102280450B

公开(公告)日：2013-08-28

申请号：CN201110213248.2

申请日：2009-08-26

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L27/07 ,  H01L27/06

CPC classification number: H01L27/0716 ,  H01L27/0623

Abstract: 本发明涉及内置绝缘栅双极晶体管的半导体装置。半导体装置具有：P型半导体区域（10）和MOS晶体管（PQ）。MOS晶体管（PQ）包括：栅电极（21）、集电极（23）、漏电极（24）、N型杂质区域（12a）和P型杂质区域（19a、19b）。N型杂质区域（12a）与漏电极（24）电连接。P型杂质区域（19a）与集电极（23）电连接。P型杂质区域（19b）与漏电极（24）电连接。半导体装置还具有N型杂质区域（12b）和电极（27）。N型杂质区域（12b）与栅电极（21）电连接。电极（27）经由绝缘膜（28）形成在P型半导体区域（10）上，且与栅电极（21）电连接。由此，能够维持特性并且降低元件的占有面积。

公开(公告)号：CN100539186C

公开(公告)日：2009-09-09

申请号：CN200610105869.8

申请日：2006-07-13

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L27/092 ,  H01L29/0634 ,  H01L29/0692 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/7816 ,  H01L29/7835

Abstract: 本发明的课题是提供一种可防止不需要的电流通路的形成从而能够进行正常的信号传递的半导体器件。本发明的解决手段是：一种半导体器件，设置在P型衬底上，在该P型衬底的一个主面的表面区域具有N-区、以及在该N-区的一部分或与该N-区邻接设置的P区，该半导体器件包含半导体元件，该半导体元件具有：在P区的表层部的一部分相互分离设置的第1N型区和第2N型区；在第1N型区上设置的第1电极；在第2N型区上设置的第2电极；以及在第1N型区与第2N型区之间的P区的表面设置的栅电极，第1N型区和第2N型区被P区包围，与N-区分离。

公开(公告)号：CN1435886A

公开(公告)日：2003-08-13

申请号：CN02143169.8

申请日：2002-09-16

Applicant: 三菱电机株式会社 ,  菱电半导体系统工程株式会社

Inventor： 古谷启一 ,  山本文寿 ,  寺岛知秀

IPC: H01L27/04 ,  H01L21/76

CPC classification number: H01L21/761 ,  H01L27/0623

Abstract: 本发明的课题是抑制因具有电感L的分量的负载的反电动势而引起的器件的误工作。半导体装置包括：在P型硅衬底上形成的外延层；将外延层分为元件形成区的N－外延层4和无效区的N－外延层2的P+扩散层3；以及将无效区的N－外延层2与P+扩散层3进行电连接的铝布线6。由于可将无效区的N－外延层2与P+扩散层3形成为相同的电位，故即使在电感L的负载的反电动势的作用下将电子注入到元件形成区时，也可抑制从P+扩散层3向无效区供给电子。

公开(公告)号：CN1426111A

公开(公告)日：2003-06-25

申请号：CN02156314.4

申请日：2002-12-13

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L27/04

CPC classification number: H03K3/356113 ,  H01L27/0716 ,  H01L29/7396 ,  H03K3/012 ,  H03K3/021

Abstract: 本发明的课题是提供耐压高、而且能输出大电流的半导体电路。晶体管Q1、Q11交叉耦合。晶体管Q1的栅极和晶体管Q11的漏极不直接与晶体管Q4的漏极连接，而与晶体管Q12的基极连接。晶体管Q11的源极与晶体管Q12的集电极连接，晶体管Q4的漏极与晶体管Q12的发射极连接。当设晶体管Q12的电流放大系数为β，使晶体管Q3、Q11的电流驱动能力相等时，能够使输出S0的电流大致为β倍。

公开(公告)号：CN111354779A

公开(公告)日：2020-06-30

申请号：CN201911292896.4

申请日：2019-12-16

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀 ,  香川泰宏 ,  田口健介

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336 ,  H01L27/06

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。提供用于在具有电压感测构造的半导体装置中对寄生晶体管的动作进行抑制的技术。半导体装置具有半导体层(2)、第一杂质区域(3A)、第二杂质区域(3B)、第一半导体区域(4A)、第二半导体区域(4B)、第一电极(6)、第二电极(S1)、第三电极(S2)，第二杂质区域至少在第二半导体区域的下方具有低寿命区域(1000)，该低寿命区域(1000)是具有比第二杂质区域的表层的缺陷密度高的缺陷密度的区域或扩散了重金属的区域。

公开(公告)号：CN104282743A

公开(公告)日：2015-01-14

申请号：CN201410317578.X

申请日：2014-07-04

Applicant: 三菱电机株式会社

Inventor： 山下润一 ,  寺岛知秀

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/0649 ,  H01L21/761 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/76289 ,  H01L27/1203

Abstract: 本发明的目的在于提供一种半导体装置，其在埋入式绝缘膜和衬底之间形成空洞区域而提高耐压，并具有充分的机械强度。其具有：衬底(12)；形成于该衬底上的埋入式绝缘膜(14)；形成于该埋入式绝缘膜之上的SOI层(20)；将该SOI层划分为第一SOI层(20a)和与该第一SOI层绝缘的第二SOI层(20b)的绝缘膜(22)；形成于该第一SOI层的元件(30)；以及在一端具有位于该第二SOI层正上方的焊盘(70a)，另一端与该第一SOI层相连接的电极(70)，在该第一SOI层正下方的该埋入式绝缘膜和该衬底之间具有空洞区域(18)，该第二SOI层正下方的该埋入式绝缘膜的至少一部分与该衬底直接接触。

公开(公告)号：CN101165915B

公开(公告)日：2010-12-08

申请号：CN200710139927.3

申请日：2007-08-03

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀 ,  鱼田紫织

IPC: H01L29/73

CPC classification number: H01L29/735 ,  H01L29/0692 ,  H01L29/0821

Abstract: 本发明提供一种抑制了寄生动作的半导体装置。该半导体装置具有n-区域(2a)、与n-区域(2a)分离地形成的n-区域(2c)、形成在n-区域(2a)和n-区域(2c)之间的n-区域(2b)、配置于n-区域(2c)和n-区域(2b)之间并具有比p-区域(1)低的电阻的p扩散区域(4b)。具有以与n-区域(2a)的方式形成的发射极(7)。具有以与n-区域(2c)接触的方式形成的发射极(9)。具有形成在被n-区域(2a)和n-区域(2b)夹持的区域的基极(8)。n-区域(2b)和p扩散区域(4b)通过导线(11)电连接。n-区域(2b)与n-区域(2c)的距离Y大于n-区域(2b)的宽度X。

公开(公告)号：CN101752371A

公开(公告)日：2010-06-23

申请号：CN200910166686.0

申请日：2009-08-26

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L27/06 ,  H01L29/739 ,  H01L29/861

CPC classification number: H01L27/0716 ,  H01L27/0623

Abstract: 本发明涉及内置绝缘栅双极晶体管的半导体装置。半导体装置具有：P型半导体区域(10)和MOS晶体管(PQ)。MOS晶体管(PQ)包括：栅电极(21)、集电极(23)、漏电极(24)、N型杂质区域(12a)和P型杂质区域(19a、19b)。N型杂质区域(12a)与漏电极(24)电连接。P型杂质区域(19a)与集电极(23)电连接。P型杂质区域(19b)与漏电极(24)电连接。半导体装置还具有N型杂质区域(12b)和电极(27)。N型杂质区域(12b)与栅电极(21)电连接。电极(27)经由绝缘膜(28)形成在P型半导体区域(10)上，且与栅电极(21)电连接。由此，能够维持特性并且降低元件的占有面积。