公开(公告)号：CN109727971A

公开(公告)日：2019-05-07

申请号：CN201810987026.8

申请日：2018-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭锡瑜 ,  朱又麟

IPC: H01L27/02

CPC classification number: H01L27/0921 ,  H01L21/823807 ,  H01L21/823871 ,  H01L21/823892 ,  H01L27/0266 ,  H01L27/092 ,  H01L29/1083 ,  H01L29/1095 ,  H03K3/356104 ,  H03K19/00315

Abstract: 本申请实施例提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。

公开(公告)号：CN109564854A

公开(公告)日：2019-04-02

申请号：CN201780049783.4

申请日：2017-08-16

Applicant: 德克萨斯仪器股份有限公司

Inventor： J·F·萨尔兹曼 ,  B·D·苏彻尔

IPC: H01L21/20 ,  H01L27/04

CPC classification number: H01L27/0921 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/823892 ,  H01L27/0248 ,  H01L29/1083

Abstract: 在所描述的制造半导体晶圆和集成电路的半导体器件和制造方法的示例中，方法(300)包括：在第一导电类型的半导体衬底的第一面上形成(304)第一导电类型的第一外延半导体层，在第一外延半导体层的顶面上形成(306)氮化物或氧化物保护层，在半导体衬底的第二面上形成(310)第一导电类型的第二外延半导体层，以及从第一外延半导体层移除(314)保护层。通过至少部分地在第一外延半导体层上形成(316)晶体管，晶圆可用于制造集成电路。

公开(公告)号：CN108807272A

公开(公告)日：2018-11-13

申请号：CN201810382043.9

申请日：2018-04-26

Applicant: 德克萨斯仪器股份有限公司

Inventor： B·胡 ,  A·H·卡哈兹-斯耶德 ,  S·阿尔莎德

IPC: H01L21/8234 ,  H01L27/088

CPC classification number: H01L29/1083 ,  H01L21/02164 ,  H01L21/02236 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02532 ,  H01L21/2253 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/74 ,  H01L21/76224 ,  H01L21/823437 ,  H01L21/823481 ,  H01L21/823493 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/66575 ,  H01L21/8234

Abstract: 本申请公开了用于N型掩埋层集成的穿过屏蔽层的高剂量锑注入。通过在衬底(104)的顶表面(106)上形成薄屏蔽层(108)来形成具有n型掩埋层(NBL)的微电子器件(100)。锑(114)穿过由注入掩模(110)暴露的屏蔽层(108)被注入到衬底(104)中；注入掩模(110)阻挡锑(114)到NBL区域(112)外侧的衬底(104)。注入掩模(110)被移除，留下屏蔽层(108)在表面(106)上，该屏蔽层在NBL区域(112)上方以及在NBL外侧的区域上方具有相同的厚度。在退火/驱动工艺期间，在NBL区域(112)中以及在NBL区域外侧都形成二氧化硅。在NBL区域(112)中形成稍微多一些的二氧化硅，在该区域中消耗更多的硅并因此形成浅的硅凹槽。在衬底(104)的顶表面(106)上生长外延层。还公开了微电子器件(100)的结构。

公开(公告)号：CN108735802A

公开(公告)日：2018-11-02

申请号：CN201710250655.8

申请日：2017-04-17

Applicant: 朱江

Inventor： 朱江

IPC: H01L29/10 ,  H01L29/739

CPC classification number: H01L29/1083 ,  H01L29/7395

Abstract: 本发明的绝缘栅双极晶体管通过在衬底区域设置高浓度杂质掺杂的P型多晶硅或无定形硅，高浓度杂质掺杂的P型多晶硅或无定形硅包括为背P型发射区和衬底层材料，控制降低N型基区少子的数量，因此本发明实现在厚衬底片，抑制调节宽禁带半导体材料绝缘栅双极晶体管背部P型发射区的少子注入，优化器件开关性能。

公开(公告)号：CN108352404A

公开(公告)日：2018-07-31

申请号：CN201680063095.9

申请日：2016-11-02

Applicant: 德州仪器公司

Inventor： 安德鲁·D·斯特罗恩 ,  阿列克谢·萨多夫尼科夫 ,  克里斯托弗·博古斯拉·科措恩

IPC: H01L29/78

CPC classification number: H01L21/28114 ,  H01L21/28158 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7816 ,  H01L29/7831 ,  H01L29/7835

Abstract: 在所描述的实例中，半导体装置(100)包含分裂栅侧向扩展漏极MOS晶体管(108)，所述分裂栅侧向扩展漏极MOS晶体管(108)包含第一栅极(128)和侧向邻近于所述第一栅极(128)的第二栅极(130)。所述第一栅极(128)通过10纳米到250纳米的间隙(132)与所述第二栅极(130)侧向分隔。所述第一栅极(128)至少部分地在主体(110)上方延伸，且所述第二栅极(130)至少部分地在漏极漂移区(116)上方延伸。所述漏极漂移区(116)在所述衬底(102)的顶部表面(112)处抵靠所述主体(110)。所述漏极漂移区(116)与所述主体(110)之间的在所述衬底(102)的所述顶部表面(112)处的边界定位于所述第一栅极(128)、所述第二栅极(130)和所述第一栅极(128)与所述第二栅极(130)之间的所述间隙(132)中的至少一个下方。所述第二栅极(130)可耦合到栅极偏压电压节点或栅极信号节点。

公开(公告)号：CN108346654A

公开(公告)日：2018-07-31

申请号：CN201711266670.8

申请日：2017-12-05

Applicant: 新唐科技股份有限公司

Inventor： 张育麒 ,  温文莹 ,  邱瀚辉

IPC: H01L27/02

CPC classification number: H01L27/0922 ,  H01L27/0921 ,  H01L29/0649 ,  H01L29/1083

Abstract: 本发明公开了一种半导体装置，包括高侧区域与低侧区域，其中的高侧区域包括多个半导体元件，且这些半导体元件中至少有两个不同操作电压的元件。在所述高侧区域中，还有至少一隔离结构位于所述不同操作电压的元件之间，以防止元件之间的短路。

公开(公告)号：CN108074968A

公开(公告)日：2018-05-25

申请号：CN201710831733.3

申请日：2017-09-15

Applicant: 格芯公司

Inventor： E·J·诺瓦克 ,  R·阿斯拉 ,  M·V·R·M·科塔

IPC: H01L29/10 ,  H01L29/739 ,  H01L21/331 ,  B82Y40/00

CPC classification number: H01L29/785 ,  H01L21/31111 ,  H01L29/0847 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/0895 ,  H01L29/1033 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/512 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66477 ,  H01L29/66659 ,  H01L29/66795 ,  H01L29/7391 ,  H01L29/7801 ,  H01L29/7835

Abstract: 本发明涉及具有自对准栅极的穿隧FINFET，其用于穿隧场效应晶体管(TFET)的结构及方法。该TFET包括栅极电极、具有第一导电类型的源极区、具有与该第一导电类型相反的第二导电类型的漏极区、以及使该栅极电极与该源极区及该漏极区分开的介电层。该介电层在该源极区与该漏极区之间提供沟道区。该沟道区包括介于该源极区与该栅极电极之间的较薄穿隧介电质、及介于该栅极电极与该漏极区之间的较厚漂移介电质。

公开(公告)号：CN105226059B

公开(公告)日：2018-05-22

申请号：CN201510364034.3

申请日：2015-06-26

Applicant: 万国半导体股份有限公司

Inventor： 雪克·玛力卡勒强斯瓦密

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/0646 ,  H01L21/761 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/0928 ,  H01L29/1083

Abstract: 一种集成电路包括一个第一导电类型的第一阱，形成在半导体层中，第一阱罩住有源器件，并且连接到第一阱电势，一个第二导电类型的第二阱，形成在半导体层中，包围着第一阱，第二阱罩住有源器件，并且连接到第二阱电势，一个第二导电类型的掩埋层，形成在第一阱下方，并且部分重叠包围着第一阱的第二阱。在一个可选实施例中，集成电路包括一个第二导电类型的第三阱，取代掩埋层，第三阱含有第一阱，并且部分衬底包围着第一阱的第二阱。

公开(公告)号：CN104518010B

公开(公告)日：2018-05-22

申请号：CN201410522609.5

申请日：2014-09-30

Applicant: 英飞凌科技股份有限公司

Inventor： M·H·菲勒梅耶 ,  A·梅瑟 ,  T·施勒塞尔 ,  F·希尔勒 ,  M·珀尔齐尔

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1083 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/2822 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66681 ,  H01L29/66696 ,  H01L29/66704 ,  H01L29/7816 ,  H01L29/7825

Abstract: 本发明公开了一种集成电路及制造集成电路的方法，该集成电路包括在具有主表面的半导体衬底中的晶体管。晶体管包括源极区域、漏极区域、沟道区域、漂移区、栅极电极以及邻近于栅极电极的栅极电介质。栅极电极被设置为邻近于沟道区域的至少两侧。沟道区域和漂移区沿着平行于主表面的第一方向被设置在源极区域与漏极区域之间。栅极电介质具有在栅极电极的不同位置处变化的厚度。

公开(公告)号：CN103426738B

公开(公告)日：2018-05-18

申请号：CN201210291502.5

申请日：2012-05-17

Applicant: 恩智浦美国有限公司

Inventor： 王培林 ,  陈菁菁 ,  E·D·德弗莱萨特

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/40 ,  H01L29/78

CPC classification number: H01L29/7811 ,  H01L29/063 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0869 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7813

Abstract: 半导体器件及其形成方法的实施例包括提供具有顶表面、底表面、有源区和边缘区的半导体衬底，以及在半导体衬底的有源区中的第一沟槽中形成栅结构。在半导体衬底的边缘区中的第二沟槽中形成端部结构。端部结构具有面向有源区的侧面和面向器件周界的侧面。方法进一步包括在邻近栅结构的两侧面的半导体衬底中形成具有第一导电类型的第一和第二源区。在邻近端部结构的面向有源区的侧面的半导体衬底中形成第三源区。例如，半导体器件可为沟槽金属氧化物半导体器件。