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公开(公告)号：CN108600194A
公开(公告)日：2018-09-28
申请号：CN201810298515.2
申请日：2018-03-30
Applicant: 上海兆芯集成电路有限公司
Abstract: 本发明提供一种网络接口控制器，包括数据对齐模块、边界判定模块及校验和模块。数据对齐模块接收原始数据，并将原始数据重新组合为第一有效数据，其中原始数据包括第一层协议的域段及第二层协议的域段。边界判定模块与数据对齐模块并行接收原始数据，并基于原始数据进行边界判定操作以生成边界信息，其中边界信息用以判定第一层协议的域段及第二层协议的域段之间的边界。校验和模块耦接数据对齐模块，经配置以：将第一有效数据拆解为第二有效数据；以及基于边界信息及第二有效数据计算校验和。
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公开(公告)号：CN105335324B
公开(公告)日：2018-09-14
申请号：CN201510885448.0
申请日：2015-12-04
Applicant: 上海兆芯集成电路有限公司
IPC: G06F13/40
Abstract: 提供一种用于高速串行总线的接收器和接收数据的方法。该接收器包括：解码器，用于确定接收数据中的控制数据单元的类型；计数器，用于对特定类型的控制数据单元的重复次数进行计数；控制器，根据通过该解码器确定的控制数据单元的类型，控制该计数器对特定类型的控制数据单元的重复次数进行计数，当该重复次数达到参考值时，从接收数据中丢弃至少一个重复的特定类型的控制数据单元；以及缓冲器，用于存储经过处理的接收数据。
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公开(公告)号：CN105512071B
公开(公告)日：2018-04-03
申请号：CN201510894510.2
申请日：2015-12-07
Applicant: 上海兆芯集成电路有限公司
IPC: G06F13/38
Abstract: 低数据抖动的主机端控制器，以逻辑物理层提供低速数据，经由跨时域数据传输模块交由电子物理层转换为高速数据传递至外部装置。该电子物理层操作用的时钟信号还传递至该逻辑物理层，使该逻辑物理层据以提供所述第一低速数据。该跨时域数据传输模块根据逻辑物理层端时钟读入该逻辑物理层为该外部装置提供的低速数据，并根据电子物理层端时钟输出所述第一低速数据至该电子物理层。
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公开(公告)号：CN104375968B
公开(公告)日：2017-09-15
申请号：CN201410727086.8
申请日：2014-12-03
Applicant: 上海兆芯集成电路有限公司
CPC classification number: G06F1/12 , G06F13/4226 , G06F13/4291
Abstract: 本发明公开一种供应外围设备操作时钟信号的主机端外围接口电路，所述主机端外围接口电路包括：一总线时钟信号发生器、以及一数据寄存器。该总线时钟信号发生器是基于一主机端时钟信号输出一总线时钟信号交由一总线供应一外围设备作该外围设备输出数据的依据。基于该主机端时钟信号所读取的来自于该外围设备的数据则是由该数据寄存器暂存。该总线时钟信号发生器依据该主机端时钟信号与基于该主机端时钟信号所读取的来自于该外围设备的该数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。
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公开(公告)号：CN110514982A
公开(公告)日：2019-11-29
申请号：CN201910777398.2
申请日：2019-08-22
Applicant: 上海兆芯集成电路有限公司
Abstract: 一种性能分析系统与方法，用以分析处理装置的处理性能。捕获模块被放置在处理装置内，以在处理多个任务的总执行时间内捕获这些任务中的每一个在处理装置中的单元电路的多个时间信息。计算电路对这些时间信息进行区间分析操作。其中，区间分析操作包括：计算目前任务与先前任务之间的交叠期间；以及依据该目前任务对应于所述单元电路的目前时间区间与该交叠期间二者的关系，统计在处理装置处理这些任务的总执行时间中所述单元电路所占用的时间。
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Patent Agency Ranking
公开(公告)号：CN105528310B
公开(公告)日：2018-08-14
申请号：CN201510885487.0
申请日：2015-12-04
Applicant: 上海兆芯集成电路有限公司
IPC: G06F13/16
Abstract: 提供一种用于高速串行总线的弹性缓冲器和弹性缓冲的方法。该弹性缓冲器，包括：输入接口，用于接收来自第一时钟域的数据；控制器，用于对接收数据中的空闲数据单元进行识别，并对识别到的空闲数据单元的重复次数进行计数，当该重复次数达到参考值时，从接收数据中丢弃至少一个重复的空闲数据单元；存储器，用于存储经过处理的接收数据；以及输出接口，用于向第二时钟域输出存储在该存储器中的经过处理的接收数据。
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公开(公告)号：CN104636081B
公开(公告)日：2017-11-14
申请号：CN201410719826.3
申请日：2013-11-12
Applicant: 上海兆芯集成电路有限公司
Abstract: 本发明公开一种数据存储系统以及其管理方法。该管理方法适用于一数据存储装置，其中该数据存储装置经由一总线耦接至一主机装置，该主机装置经由该总线对该数据存储装置的一快闪存储器的数据进行存取，该管理方法包括：经由该总线对该主机装置发送一装置总线主控(Device Bus Master，DBM)请求讯息以请求该总线上数据传输的一控制权；响应于该装置总线主控请求讯息，检测该总线以判断是否从该主机装置接收一第一装置总线主控允许讯息；以及如果收到该第一装置总线主控允许讯息，则对该主机装置的一第一暂存存储器进行存取，以存取属于该数据存储装置的一第二暂存存储器的数据。
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公开(公告)号：CN104391817B
公开(公告)日：2017-07-28
申请号：CN201410747619.9
申请日：2014-12-03
Applicant: 上海兆芯集成电路有限公司
IPC: G06F13/42
Abstract: 本发明公开一种与外围设备同步的电子系统，包括具有一总线时钟信号发生器以及一数据寄存器的一主机、以及一相位移控制信号设定模块。总线时钟信号发生器是基于主机端时钟信号输出一总线时钟信号交由总线供应外围设备作外围设备输出数据的依据。基于该主机端时钟信号所读取的来自于外围设备的数据则是由该数据寄存器暂存。该总线时钟信号发生器依据主机端时钟信号与基于主机端时钟信号所读取的来自于外围设备的数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。该相位移控制信号设定模块是用于产生相位移控制信号供该总线时钟信号发生器调整该总线时钟信号。
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公开(公告)号：CN105528310A
公开(公告)日：2016-04-27
申请号：CN201510885487.0
申请日：2015-12-04
Applicant: 上海兆芯集成电路有限公司
IPC: G06F13/16
CPC classification number: G06F13/1673
Abstract: 提供一种用于高速串行总线的弹性缓冲器和弹性缓冲的方法。该弹性缓冲器，包括：输入接口，用于接收来自第一时钟域的数据；控制器，用于对接收数据中的空闲数据单元进行识别，并对识别到的空闲数据单元的重复次数进行计数，当该重复次数达到参考值时，从接收数据中丢弃至少一个重复的空闲数据单元；存储器，用于存储经过处理的接收数据；以及输出接口，用于向第二时钟域输出存储在该存储器中的经过处理的接收数据。
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公开(公告)号：CN104636081A
公开(公告)日：2015-05-20
申请号：CN201410719826.3
申请日：2013-11-12
Applicant: 上海兆芯集成电路有限公司
Abstract: 本发明公开一种数据存储系统以及其管理方法。该管理方法适用于一数据存储装置，其中该数据存储装置经由一总线耦接至一主机装置，该主机装置经由该总线对该数据存储装置的一快闪存储器的数据进行存取，该管理方法包括：经由该总线对该主机装置发送一装置总线主控(Device Bus Master，DBM)请求讯息以请求该总线上数据传输的一控制权；响应于该装置总线主控请求讯息，检测该总线以判断是否从该主机装置接收一第一装置总线主控允许讯息；以及如果收到该第一装置总线主控允许讯息，则对该主机装置的一第一暂存存储器进行存取，以存取属于该数据存储装置的一第二暂存存储器的数据。
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